葉甜春,李 博,劉凡宇,李多力,李彬鴻,陳思遠

(1.中國科學院 微電子研究所,北京 100029;2.中國科學院大學,北京 100049;3.中國科學院 硅器件技術(shù)重點實驗室,北京 100029)

隨著“問天”火星探測器、“嫦娥”系列月球探測器、載人空間站等任務的成功實施,我國正由航天大國向航天強國邁進。根據(jù)國家航天局發(fā)布的相關(guān)計劃,未來10～15年,我國將開展火星采樣、小行星采樣、木星、天王星等行星探測,后續(xù)還將前往太陽系邊緣進行科學探測。另一方面,隨著我國“雙碳戰(zhàn)略”的實施,核電站建設加快部署。根據(jù)《“十四五”現(xiàn)代能源體系規(guī)劃》,“在確保安全的前提下,積極有序推動沿海核電項目建設,合理布局新增沿海核電項目;到2025年,核電運行裝機容量將達到7 000萬千瓦左右,使我躋身世界核電大國之列”。

航天和核能裝備的核心是抗輻照器件。工作在空間和核輻射環(huán)境中的微電子器件受種類不同、能量不一的粒子和光子照射,將導致性能退化甚至功能失效。電離輻射效應主要包括:總劑量效應(total ionizing dose effect, TID)[1-3]和單粒子效應(single event effect, SEE)[4-5]。總劑量輻射效應為入射粒子或光子在器件二氧化硅中產(chǎn)生電子-空穴對,電子-空穴對的分離、輸運形成氧化物陷阱電荷和界面陷阱電荷等缺陷,導致器件的電參數(shù)發(fā)生改變。單粒子效應多出現(xiàn)在半導體器件的PN結(jié)區(qū)域,產(chǎn)生的電子-空穴對被PN結(jié)收集形成脈沖信號,可能導致芯片出現(xiàn)數(shù)據(jù)錯誤,甚至無法正常工作。

絕緣體上硅(silicon-on-insulator, SOI)晶體管由于埋層氧化物(buried oxide, BOX)隔離,天然對閂鎖免疫。此外,SOI硅膜厚度較薄,因而相比體硅器件,單粒子敏感度更低。SOI器件特有的閂鎖免疫和單粒子低敏感度,使其廣泛應用于空間和核工業(yè)等領(lǐng)域。然而,BOX層的存在使SOI器件受總劑量效應影響比較嚴重,導致器件性能退化,甚至失效。美國政府重點支持了Skywater、Honeywell、Harris和Atmel四家公司發(fā)展抗輻照SOI技術(shù),抗總劑量輻照水平達到1 Mrad(Si)以上、單粒子軟錯誤小于10-11錯誤/(位·天)(地球同步軌道100 mil鋁屏蔽后方單粒子輻射環(huán)境)。對于微電子器件,傳統(tǒng)的抗輻照加固方法主要包括工藝加固、版圖加固和電路設計加固。工藝加固通過注氧離子、氮離子等引入缺陷能級捕獲輻射引入的空穴[6-7],但引入的缺陷能級可能對器件的可靠性造成影響。版圖加固通過規(guī)定版圖形狀(環(huán)形柵、H型柵等)[8-9]、加寬特定敏感單元間距[10]等方式減少輻照對器件的影響,但該方法增加了版圖面積開銷。電路設計加固方法有三模冗余[11]、雙互鎖存單元(dual interlocked storage cell, DICE)[12]等,但該方法不僅增加了芯片面積,還降低了電路性能。面對深空探測和核應急等更加復雜惡劣的場景,以上方法均難以確保集成電路在強輻照環(huán)境下仍保持良好的性能[13]。近來,SOI器件背柵調(diào)控輻照效應受到關(guān)注[14],為提高電路抗輻照能力提供了新思路。該方法通過在背柵施加電壓抑制或補償總劑量引起的氧化物陷阱電荷的產(chǎn)生,同時阻斷有源區(qū)單粒子產(chǎn)生的離化電荷輸運,簡單易于實現(xiàn)。然而SOI器件襯底的PN結(jié)隔離限制了背柵調(diào)控粒度和范圍,難以實現(xiàn)晶體管級粒度的大電壓范圍調(diào)控,可能造成補償不足或過補償現(xiàn)象,從而降低電路的抗輻照水平。

中國科學院微電子研究所提出的可配置(configurable SOI, CSOI)技術(shù)不僅繼承了SOI器件低單粒子敏感度和閂鎖免疫能力,而且增加配置層還可以調(diào)控頂層晶體管的寄生晶體管效應。因此,CSOI結(jié)構(gòu)能提高電路敏感單元的抗單粒子能力。在總劑量效應方面,CSOI器件的絕緣層是主要誘因。通過對CSOI器件的配置層施加相應的偏置電壓,不僅抑制了背柵晶體管的開啟,而且補償了絕緣層輻照誘生陷阱電荷對前柵晶體管的影響。此外,不同于全耗盡SOI結(jié)構(gòu)單一的背柵調(diào)控機制,CSOI器件獨立的背柵調(diào)控特性可提高電路抗輻照加固設計的靈活性。本文介紹CSOI結(jié)構(gòu)與制備工藝,分別闡釋CSOI器件與電路總劑量和單粒子效應,并給出配置層偏置策略。

1 CSOI結(jié)構(gòu)與制備工藝

1.1 結(jié)構(gòu)特點

CSOI器件由自上而下的功能層、絕緣層1、配置層、絕緣層2和襯底5層結(jié)構(gòu)組成,如圖1所示。其中,功能層用于器件制備;絕緣層1和2分別為第1層和第2層埋氧層(即BOX1和BOX2);配置層位于絕緣層1和2之間,為N型或P型硅,可實現(xiàn)對功能層器件性能的調(diào)控;襯底起到機械支撐作用。CSOI晶圓可采用兩次層轉(zhuǎn)移,并結(jié)合晶圓級鍵合技術(shù)實現(xiàn)。CSOI器件結(jié)構(gòu)和工藝關(guān)鍵信息列于表1。為了提高功能層器件的調(diào)控能力,同時減小單粒子敏感體積,頂層硅膜厚度設定為45 nm。BOX1和BOX2的厚度均為145 nm,配置層厚度為150 nm。CSOI器件最小溝道長度為0.18 μm,溝道摻雜濃度約為1018cm-3,源漏摻雜濃度為2×1020cm-3,配置層可摻雜為N型或P型,摻雜濃度為5×1017cm-3。與傳統(tǒng)SOI器件相比,CSOI器件有以下特點:1) 配置層作為器件的背柵,實現(xiàn)器件性能的調(diào)控;2) 配置層全隔離,使器件背偏電壓調(diào)控幅度增加、粒度縮至晶體管級;3) BOX2屏蔽了襯底的影響。

表1 CSOI器件的工藝參數(shù)Table 1 Process parameter of CSOI device

圖1 CSOI MOS器件結(jié)構(gòu)示意圖(a)和TEM圖(b)Fig.1 Structure schematic diagram (a) and TEM diagram (b) of CSOI MOS devices

1.2 工藝制備流程

中國科學院微電子研究所基于國產(chǎn)0.18 μmCMOS平臺成功開發(fā)出抗輻照CSOI工藝。CSOI特有工藝主要包括配置層的隔離、摻雜和引出等工藝步驟。首先,在有源區(qū)隔離部分,除了對功能層進行淺槽隔離(STI)外,還增加了配置層的淺槽隔離。其次,為了減小背偏電壓在中間硅層的能量耗散,采用離子注入的方式對配置層進行了摻雜。最后,配置層的引出工藝為先刻蝕出BOX1層窗口,接著制備硅化物,最終完成介質(zhì)填充、接觸孔和金屬的制備。

2 CSOI總劑量效應及加固

對于本文所提出的新型CSOI結(jié)構(gòu),柵氧化層很薄(2.9 nm),其輻照感生的電荷可忽略不計[15]。因此,輻照引起器件失效的主要原因來自于BOX1、BOX2和STI。由于總劑量輻照后NMOS器件的性能退化嚴重,因此本節(jié)將基于CSOI NMOS條型柵器件,研究不同氧化層輻照感生電荷對器件性能的影響機制,以及背偏電壓對器件總劑量效應的調(diào)控機理,并通過CSOI 4kb SRAM的60Co γ射線輻照實驗驗證其抗總劑量水平。

總劑量輻照后,氧化層中的輻照感生陷阱電荷會導致NMOS晶體管中的P型體區(qū)耗盡甚至反型,形成寄生導電溝道。如圖2所示,在CSOI NMOS條柵晶體管中存在兩種漏電路徑:1) 由STI中空穴陷阱電荷引起的從源到漏的側(cè)墻漏電路徑;2) 由BOX層中空穴陷阱電荷引起的背溝道漏電路徑。這些漏電路徑會導致器件關(guān)態(tài)漏電流增加,從而影響集成電路的整體靜態(tài)功耗。

圖2 CSOI結(jié)構(gòu)中兩種總劑量輻照引起的電流泄漏路徑Fig.2 Two current leakage paths caused by total dose irradiation in CSOI structure

CSOI晶體管總劑量輻照響應對輻照中前柵晶體管的偏置狀態(tài)有很強的依賴性。圖3為5種輻照偏置狀態(tài)下CSOI NMOS器件輻照前后的轉(zhuǎn)移特性曲線?？倓┝枯椪沼帽本┐髮W60Co輻照源進行,測試過程中所有器件的背柵偏置電壓均為0 V。從圖3可看出,隨著輻照劑量的增加,晶體管轉(zhuǎn)移特性曲線向左漂移加劇,且漏電流急劇增加。其中,以OFF態(tài)和ON態(tài)偏置條件下的器件性能退化最為明顯,但這兩種偏置狀態(tài)下的漏電機制卻不盡相同。OFF態(tài)偏置下,器件漏電流主要來自于BOX1中空穴陷阱電荷引起的背溝道反型。而ON態(tài)偏置下,器件漏電流主要來自于STI中俘獲的大量空穴電荷導致的側(cè)邊漏電,其最明顯的表現(xiàn)為圖3e中亞閾值區(qū)域出現(xiàn)的“駝峰效應”(hump effect)[16]。

輻照過程中,通過圖3a、b對比與圖3c、d對比,發(fā)現(xiàn)對CSOI器件施加負的背柵偏置電壓,可有效抑制由總劑量效應引起的背溝道漏電。這可以歸因于輻照過程中,由負的背柵偏置電壓施加在BOX1層上的額外電場。該電場影響了BOX1層中的電荷產(chǎn)生率、空穴俘獲率和空穴陷阱電荷分布。在負背柵偏置電壓所產(chǎn)生的垂直電場的作用下,空穴陷阱電荷主要分布在BOX1層底部,減弱了其對前柵晶體管電學性能的影響。而對于側(cè)墻漏電,這種加固方法并未展現(xiàn)出很好的抑制效果,如圖3e所示。

測試過程中,對CSOI器件施加負的背柵偏置電壓,可有效減弱總劑量輻照響應對輻照中前柵晶體管偏置狀態(tài)的依賴性。圖4為背柵電壓為-5 V偏置下CSOI NMOS器件5種偏置狀態(tài)輻照前后的轉(zhuǎn)移特性曲線。從圖4可看出,對于所有輻照偏置狀態(tài),測試過程中施加負的背柵偏置電壓可顯著抑制晶體管的泄漏電流,降低閾值電壓漂移量,展現(xiàn)了良好的總劑量抑制效果。當輻照劑量累積到2 Mrad(Si)時,對于OFF態(tài)VSOI2=0 V輻照偏置下的晶體管,其泄漏電流在10-11A量級。而對于剩余的其他4種輻照偏置狀態(tài),其泄漏電流均在10-12A量級。這主要歸功于負的背柵偏置電壓施加在BOX1層上的額外電場,由BOX1和STI中空穴陷阱電荷引起的電場線更多終止在負的SOI2層,而不是有源區(qū)中的自由載流子。這樣就阻止了有源區(qū)反型層的產(chǎn)生,從而有效抑制了輻照引起的泄漏電流。

Ldd為輕摻雜漏結(jié)構(gòu)圖5 BOX2層不同空穴陷阱電荷密度下CSOI器件背溝道處的電場分布Fig.5 Electric field distribution at back channel of CSOI device under various hole trapped charge densities

為進一步研究不同氧化層輻照感生電荷對器件性能的影響機制,以及輻照過程中負背偏電壓對氧化層中陷阱電荷分布的調(diào)控機制,本文利用Sentaurus TCAD仿真軟件建立了CSOI NMOS二維/三維仿真模型,并基于該模型進行總劑量效應仿真。

2.1 BOX2層輻照感生電荷對器件性能的影響機制

仿真過程中,背柵偏置電壓設置為0 V,BOX1層中空穴陷阱電荷密度為0 cm-2,BOX2層中空穴陷阱電荷密度分別為0 cm-2(輻照前)和1×1017cm-2(輻照后)。仿真得到的CSOI晶體管背溝道電場分布如圖5所示。從圖5可看出,由于SOI2層0 V電壓的屏蔽作用,BOX2層中的空穴陷阱電荷對功能層電場的影響很小。仿真所得到的輻照前后前柵晶體管閾值電壓漂移量僅為2.8%。因此,CSOI器件總劑量效應引起的性能退化主要來自于BOX1層和STI中的輻照感生電荷。

2.2 STI中陷阱電荷非均勻分布的影響機制

為進一步了解STI中電荷分布的影響機制,本文在仿真中引入了非均勻電荷分布模型。如圖6所示,STI中與SOI1層平行的部分被分為兩個區(qū)域:頂部氧化層區(qū)(從0～25 nm)和底部氧化層區(qū)(從25～50 nm)。在仿真中,輪流對這兩個區(qū)域的STI/SOI1界面設置一個8×1012cm-2的電荷密度(Qt),來研究STI中不同區(qū)域空穴陷阱電荷對器件性能的影響機制。此處所設置的電荷密度為有效電荷,它包含了氧化層內(nèi)部及界面處的陷阱電荷。對于其他SiO2/Si界面,電荷密度則設置為0 cm-2。仿真所得到的兩種不同陷阱電荷分布下器件的轉(zhuǎn)移特性曲線如圖7所示。從圖7可看出,對于上述兩種陷阱電荷分布,轉(zhuǎn)移特性曲線均出現(xiàn)了“駝峰效應”。但當空穴陷阱電荷分布在STI底部區(qū)域時,“駝峰效應”更為明顯。這說明STI中空穴陷阱電荷分布的越深,柵極對寄生泄漏電流的控制力越弱,進而在器件溝道中感生出更多的電子。通過對SOI2層施加負的偏置電壓,兩種陷阱電荷分布下的STI泄漏電流均可得到一定程度的抑制。

圖6 TCAD仿真中STI頂部和底部區(qū)域定義示意圖Fig.6 Schematic diagram of definition of top and bottom areas of STI in TCAD simulation

圖7 陷阱電荷分布在STI頂部或底部區(qū)域時器件的轉(zhuǎn)移特性曲線Fig.7 ID-VG characteristic curve of device at trap charge distributed in top or bottom region of STI

2.3 輻照過程中負背柵偏置電壓對BOX1和STI中陷阱電荷分布的影響機制

圖8、9分別顯示了不同輻照偏置條件下,100 krad(Si)總劑量輻照后,CSOI NMOS器件BOX1層和STI中的空穴陷阱電荷濃度分布情況。

圖8 100 krad(Si)總劑量輻照后CSOI NMOS器件中BOX1層的空穴陷阱電荷分布及電場線示意圖Fig.8 Schematic diagram of hole trap charge distribution and electric field lines in BOX1 layer in CSOI NMOS device after 100 krad(Si) total dose irradiation

對于OFF態(tài)偏置,在漏極電場線的作用下,BOX1層中的空穴陷阱電荷主要分布在靠近體區(qū)下方的前界面和漏極下方的背界面處(圖8a),而STI中的空穴陷阱電荷主要分布在頂部區(qū)域(圖9a)。100 krad(Si)時,STI/SOI1界面處的空穴陷阱電荷密度為1×1016cm-3,遠小于BOX1層前界面處的空穴陷阱電荷密度(7×1016cm-3),且分布在STI頂部區(qū)域的空穴陷阱電荷對泄漏電流的影響要更小。因此,在該偏置條件下,背溝道導通是主要的泄漏路徑。通過對SOI2層施加負的偏置電壓,大多數(shù)電場線將會終止于SOI2層,這將導致BOX1層中的空穴陷阱電荷主要在背界面處積累(圖8b),進而減弱其對有源區(qū)的影響[17],而溝道附近的STI中只會俘獲少量空穴電荷(圖9b),因此不會產(chǎn)生側(cè)墻漏電。

圖9 100 krad(Si)總劑量輻照后CSOI NMOS器件STI中的空穴陷阱電荷分布Fig.9 Hole trap charge distribution in CSOI NMOS device STI after 100 krad (Si) total dose irradiation

對于TG態(tài)偏置,浮體電勢被源、漏極電勢提升至接近1.8 V,在電場線的作用下,空穴陷阱電荷主要分布在BOX1層的背界面附近(圖8c),從而導致實驗中所觀察到的更小的器件性能退化。但與此同時,浮體電勢也增大了溝道與STI之間的電勢差,使得更多的空穴陷阱電荷分布在STI的頂部區(qū)域(圖9c)。由于STI頂部區(qū)域的空穴陷阱電荷對側(cè)墻漏電的影響較小,因此,在低輻照劑量下不會產(chǎn)生側(cè)墻漏電通道。當VSOI2=-5 V時,負的背柵偏壓增加了BOX1層中的電場強度,進而增加了空穴電荷的俘獲量(圖8d)。這將導致BOX1層前界面溝道下方區(qū)域俘獲較0 V背偏情況下更多的空穴陷阱電荷,這很好地解釋了上述實驗中所觀察到的現(xiàn)象,即在低輻照劑量下,TG態(tài)VSOI2=-5 V偏置晶體管的閾值電壓漂移量較TG態(tài)VSOI2=0 V偏置晶體管的更大。與此同時,STI頂部區(qū)域的空穴陷阱電荷濃度開始降低,轉(zhuǎn)而在BOX1層的背界面處大量積累(圖9d)。

對于ON態(tài)偏置,由于前柵電壓被溝道電子所屏蔽,因此BOX1層中的空穴陷阱電荷分布主要由背柵電壓決定。在負背柵偏置電壓的作用下,BOX1層中的空穴電荷向背界面移動(圖8e),從而減小了其對前柵晶體管的影響。因此,正如實驗中所觀察到的那樣,不會產(chǎn)生背溝漏電。但此時,STI中卻存在較強電場,且該電場線的方向指向STI/SOI1界面。因此,STI中的大量空穴陷阱電荷會分布在溝道附近。輻照過程中,在正的前柵電壓和負的背柵偏置電壓的共同作用下,空穴陷阱電荷會主要積累在STI/SOI1界面的下半部分(圖9e),進而引起側(cè)墻漏電。

2.4 CSOI SRAM總劑量驗證

為評估CSOI電路背偏調(diào)控抗總劑量輻照的能力,設計并制備了CSOI 4kb SRAM驗證電路。CSOI 4kb SRAM對應的版圖和封裝圖示于圖10。總劑量輻照采用北京大學60Co源。在同一批次CSOI工藝SRAM集成電路中,通過功能測試,選取功能正常的3只器件進行總劑量輻照實驗,選取1只器件作為對比器件。試驗開始時,按劑量率100 rad(Si)/s輻照至2.5 Mrad(Si),背偏施加電壓為0 V,然后50 rad(Si)/s輻照至6 Mrad(Si),背偏電壓N管為-5 V、P管為0 V,再過輻照3 Mrad(Si),背偏電壓N管為-5 V、P管為0 V,最后高溫退火,背偏電壓N管為-5 V、P管為0 V。該試驗方法采用大劑量率加速輻照配合加速退火試驗,用較短的時間在地面評估器件在軌實際發(fā)生的輻射損傷情況[18],典型試驗結(jié)果列于表2。由表2可知:1) 試驗后3只樣品SRAM讀寫功能均正常,靜態(tài)電源電流(IDDSB)增加8.65 μA,工作電流(IDDOP)增加4.25 mA,地址存取時間(tAVQV)從31.09 ns變化為25.91 ns。

表2 輻照前后SRAM電參數(shù)變化Table 2 Changes in electrical parameters of SRAM before and after irradiation

圖10 CSOI 4kb SRAM版圖(a)和封裝圖(b)Fig.10 Layout (a) and packaged (b) maps of CSOI 4kb SRAM

2) 試驗后通過NMOS配置層施加負壓可有效抑制靜態(tài)電源電流和工作電流的增加,恢復至輻照前水平;PMOS配置施加偏壓對電流增加影響較小。

由上述分析可知,在輻照和測試過程中,對NMOS晶體管施加持續(xù)的負背柵偏置電壓,能夠有效抑制總劑量效應,降低前柵偏置電壓對BOX1層中陷阱電荷分布的影響,進而減小電路中不同偏置晶體管總劑量響應差異性,這為采用背偏電壓實現(xiàn)總劑量效應加固提供了新的思路。

3 CSOI單粒子效應及加固

本節(jié)將分別介紹CSOI器件單粒子效應及背偏調(diào)控機理,以及總劑量效應與溫度效應對CSOI器件單粒子效應的影響,最后通過CSOI 4kb SRAM的重離子實驗驗證配置層調(diào)控單粒子效應的加固效果。

3.1 CSOI器件單粒子效應機理

采用TCAD工具建立與實驗結(jié)果相符的NMOS(圖11a)和PN結(jié)器件(圖11b)模型,仿真發(fā)現(xiàn)MOS器件的單粒子收集電荷量遠大于PN結(jié)器件的收集電荷量(圖12),約為7.5倍[19]。由于MOS器件主要的電荷收集機制有漂移運動、擴散運動、寄生雙極放大效應,而PN結(jié)器件的主要電荷收集機制為漂移運動、擴散運動,這說明寄生雙極晶體管放大效應是CSOI器件單粒子離化電荷的主要收集機制。

圖11 CSOI MOS(a)和PN結(jié)器件(b)TCAD模型Fig.11 Transistor (a) and PN diode (b) TCAD model of CSOI

圖12 CSOI NMOS器件與PN結(jié)器件單粒子瞬態(tài)電流與收集電荷量對比Fig.12 Single-event transient current and collected charge of CSOI device vs. PN diode device

圖13a為不同背柵電壓下的CSOI NMOS的單粒子瞬態(tài)電流,以及對電流積分獲得的漏極收集電荷量?？煽闯?施加正的背柵電壓會增大單粒子瞬態(tài)電流,增大漏極的收集電荷量;施加負的背柵電壓,會降低單粒子瞬態(tài)電流,降低漏極收集電荷量。這是因為寄生雙極效應是主要的電荷收集機制,通過施加負的背柵電壓,可降低體區(qū)電勢(圖13b),進而降低寄生雙極效應。其中VSOI2代表仿真過程中對CSOI NMOS施加的背柵電壓。這一結(jié)論有很高的利用價值,電路設計人員可根據(jù)需要在性能、功耗及抗輻射能力方面做出合理的取舍。

圖13 不同背柵電壓下單粒子瞬態(tài)電流(a)和體區(qū)電勢(b)Fig.13 Single event transient current (a) and body potential (b) changes under different back gate biases

3.2 溫度對CSOI單粒子效應的影響

溫度同樣可能會影響器件單粒子效應的電荷收集,而電荷收集量將直接影響器件的SET敏感性[20-23]。圖14為不同背柵電壓與溫度下的CSOI NMOS單粒子電荷收集量和寄生雙極晶體管電流增益變化[19]。隨著溫度從240 K升高到400 K,CSOI NMOS器件的電荷收集量增大了39%,如圖14a所示。溫度對CSOI器件電荷收集量增大的原因是溫度使CSOI器件寄生雙極晶體管放大效應增強。隨著溫度的升高,CSOI器件寄生雙極晶體管電流增益(β)增大,電荷收集量增多。通過在高溫環(huán)境下,對CSOI施加負的背柵電壓,進而降低寄生雙極增益,減小敏感節(jié)點的收集電荷量(圖14b)。

圖14 CSOI NMOS單粒子收集電荷量(a)和寄生雙極晶體管電流增益(b)Fig.14 Charge collection (a) and parasitic bipolar gain (b) vs. back-gate bias

3.3 總劑量輻照對CSOI單粒子效應的影響

總劑量效應會使得CSOI器件BOX層中積累正電荷,導致背柵閾值電壓負漂,如圖15所示[24]。對總劑量輻照后的器件進行激光模擬單粒子實驗[25]。隨著輻照劑量的增大,CSOI NMOS的單粒子瞬態(tài)電流峰值與寬度均增大,其中峰值顯著增大。CSOI NMOS和PMOS在不同輻照劑量下的單粒子瞬態(tài)電流峰值和寬度均值的變化示于圖16。對CSOI NMOS施加負背柵電壓,不僅補償了BOX1層中正陷阱電荷,而且抑制了寄生雙極晶體管放大效應,進而降低了單粒子瞬態(tài)電流峰值(圖17a)。TCAD仿真發(fā)現(xiàn),這是因為總劑量輻照在BOX1層中產(chǎn)生的正陷阱電荷,增大了體區(qū)的電勢,導致寄生雙極晶體管放大效應增強。通過施加負背柵可以降低BOX層中正陷阱電荷導致的體區(qū)-源區(qū)勢壘增大,導致寄生晶體管開啟變得更加困難,如圖17b所示。

圖15 CSOI NMOS(a)和PMOS(b)背柵輸出特性曲線隨輻照劑量的變化Fig.15 Experimental results with back-channel ID-VSOI2 characteristics of CSOI NMOS (a) and PMOS (b) before and after γ radiation

圖16 CSOI NMOS和PMOS在不同輻照劑量下的單粒子瞬態(tài)電流峰值和寬度均值Fig.16 Average SET peak and SET FWHM at different radiation doses of CSOI NMOS and PMOS

圖17 CSOI NMOS單粒子瞬態(tài)電流峰值隨背柵電壓和輻照劑量的變化(a)及體區(qū)電勢隨背柵電壓與BOX層陷阱電荷的變化(b)Fig.17 Average SET peak at different VSOI2N and different radiation doses (a) and electrostatic potential of body along channel before ion strikes at different VSOI2N and QBOX1 (b) for CSOI NMOS

以上研究結(jié)果為CSOI器件及電路在空間綜合輻射環(huán)境中協(xié)同效應的加固提供了重要的技術(shù)途徑。

3.4 CSOI SRAM單粒子驗證

為了評估CSOI電路背偏調(diào)控抗單粒子輻照的能力,使用研制的CSOI 4kb SRAM在哈爾濱工業(yè)大學空間環(huán)境地面模擬裝置(SESRI)進行了重離子輻照實驗。所有待測電路存儲陣列填充數(shù)據(jù)圖形均為55AAh。單粒子翻轉(zhuǎn)效應測試時,將待測器件的電壓拉低10%,即電源供電1.62 V。單粒子鎖定效應測試時,將待測器件的電壓拉高10%,即電源供電1.98 V。通過重離子實驗研究了CSOI SRAM在不同背柵下的單粒子翻轉(zhuǎn)情況,提出了一種可降低單粒子翻轉(zhuǎn)和功耗而不改變電路性能的背柵調(diào)控策略。該配置層調(diào)控策略在不影響電路功耗的前提下,大幅提升了SRAM的抗單粒子翻轉(zhuǎn)的能力。在線性能量轉(zhuǎn)移(LET)高達118 (MeV·cm2)/mg的情況下,通過施加背柵可實現(xiàn)無SEU翻轉(zhuǎn)(圖18)。

圖18 不同背柵電壓下SRAM電路的翻轉(zhuǎn)截面Fig.18 SEU cross sections of SRAM circuit at different back-gate biases

4 結(jié)論

本文詳細描述了一種新型可配置SOI器件技術(shù),通過在配置層施加偏置電壓,實現(xiàn)對器件性能和抗輻照能力的調(diào)控。與傳統(tǒng)SOI技術(shù)相比,CSOI技術(shù)配置層調(diào)控的范圍更大、粒度更小,不僅有效提高器件和電路的抗輻照能力,而且提高了電路設計的靈活性?？倓┝繉嶒灪头抡孀C明,對CSOI NMOS施加負偏置電壓,補償了BOX1中輻照誘生正陷阱電荷引起的器件性能退化。而單粒子的效應的加固主要通過抑制寄生晶體管雙極放大效應實現(xiàn)。溫度和總劑量輻照均惡化了CSOI器件的單粒子瞬態(tài)電流,但配置層偏置加固仍然有效。CSOI SRAM的總劑量和重離子實驗證實了一種最優(yōu)的配置層策略,可有效提高電路的抗總劑量和單粒子水平,其中抗總劑量能力達到6 Mrad(Si)、單粒子翻轉(zhuǎn)閾值大于118 (MeV·cm2)/mg。CSOI技術(shù)的高抗輻照保障水平,在以木星為代表的深空探測、核應急裝備的電子系統(tǒng)具有廣闊應用前景。

感謝合作單位北京大學、哈爾濱工業(yè)大學、上海新傲科技股份有限公司、中國科學院上海微系統(tǒng)與信息技術(shù)研究所對本研究的鼎力支持。