陳世杰，王文武，蔡雪梅，陳大鵬，王曉磊，韓 鍇

(中國科學(xué)院微電子研究所，北京 100029)

自20世紀(jì)60年代以來，集成電路制造工藝一直遵循著摩爾定律高速發(fā)展。CMOS器件的特征尺寸始終按照一定的比例不斷的進(jìn)行縮小，而其性能和功耗則不斷地得到優(yōu)化。根據(jù)2007年ITRS的預(yù)測，在2009年以后，高性能CMOS器件的柵介質(zhì)層EOT會(huì)縮小到1 nm以下。在這個(gè)尺寸下，傳統(tǒng)的SiO2柵介質(zhì)暴露出柵漏電流過大，可靠性降低等嚴(yán)重問題。通過引入高k柵介質(zhì)材料，增大了柵介質(zhì)層的物理厚度，從而有效地降低了柵漏電流。因此，采用高k柵介質(zhì)取代傳統(tǒng)的SiO2是以CMOS器件為核心的集成電路發(fā)展的必然選擇。在2007年，Intel公司在其45 nm CPU產(chǎn)品中已經(jīng)采用了新一代的高k柵介質(zhì)/金屬柵工藝，并在其2010年即將上市的32 nm工藝產(chǎn)品中用到第二代高k/金屬柵技術(shù)。這表明從45 nm技術(shù)節(jié)點(diǎn)開始，CMOS器件中的傳統(tǒng)SiO2/多晶硅柵結(jié)構(gòu)將被全新的高k柵介質(zhì)/金屬柵結(jié)構(gòu)所取代，這是一次劃時(shí)代的革新。有鑒于此，本文將結(jié)合國內(nèi)外相關(guān)的文獻(xiàn)報(bào)導(dǎo)和各半導(dǎo)體公司的最新研究進(jìn)展，綜述在45 nm以下技術(shù)節(jié)點(diǎn)中，高k柵介質(zhì)/金屬柵結(jié)構(gòu)CMOS器件的EOT縮小動(dòng)因、厚度控制技術(shù)以及存在的可能挑戰(zhàn)和展望。

1 高k柵介質(zhì)/金屬柵結(jié)構(gòu)CMOS器件EOT縮小的動(dòng)因

現(xiàn)代半導(dǎo)體工業(yè)中，CMOS工藝能占據(jù)支配地位的兩個(gè)最主要原因是CMOS器件的零靜態(tài)功耗和MOSFETS能夠按比例縮小。集成電路誕生至今，其發(fā)展一直遵循著摩爾定律，器件尺寸始終按照一定的比例不斷地減小。目前，通常采用的按比例縮小方法是同時(shí)結(jié)合了恒定電場和恒定電壓的規(guī)則。更小的器件尺寸可以使得器件性能大幅提升，讓器件速度更快、功耗更小、集成度更高、制造成本更低廉以及功能更強(qiáng)大等。根據(jù)器件按比例縮小的原則，CMOS器件的柵介質(zhì)厚度需要不斷地變小，進(jìn)而提高器件開態(tài)飽和電流和柵控能力[1]。

從器件角度來說，由于溝道變得越來越短，源端和漏端的空間電荷區(qū)變得越來越靠近，為了防止源漏的穿通，這要求更高的溝道摻雜來使空間電荷區(qū)變得更薄，而更高的溝道摻雜會(huì)使閾值電壓升高，為了把閾值電壓控制在合適的值，需要更薄的柵氧化層[2]。

2 EOT縮小的方法

在45 nm技術(shù)節(jié)點(diǎn)之前，半導(dǎo)體工業(yè)界一直采用向SiO2柵介質(zhì)層中摻入N元素以形成SiON的方法來提高柵介質(zhì)的相對介電常數(shù)k值，而SiON的k值一般為7左右。進(jìn)入45 nm技術(shù)節(jié)點(diǎn)以后，SiON材料已不能滿足CMOS器件對超薄柵介質(zhì)的要求，新型高k柵介質(zhì)成為最有前景的替代材料[3]。高k柵介質(zhì)的k值普遍在12以上，這使得在具有同樣EOT的情況下，高k柵介質(zhì)的物理厚度要比SiO2至少增加3倍以上，從而可以顯著降低柵漏電流。高k柵介質(zhì)的物理厚度thigh-k、Khigh-k值與SiO2的厚度teq和kox值的關(guān)系可表示為：

以下將對高k柵介質(zhì)/金屬柵結(jié)構(gòu)CMOS器件的幾種EOT控制技術(shù)分別進(jìn)行概述。

2.1 采用復(fù)合高k柵介質(zhì)材料

針對22 nm及以下技術(shù)節(jié)點(diǎn)的CMOS器件，EOT需要縮小至0.7 nm以下，這對相關(guān)工藝技術(shù)提出了更高的挑戰(zhàn)，而采用具有更高k值的higher-k柵介質(zhì)材料是最直接、有效的方法。新一代的高k柵介質(zhì)材料需要具有更高的k值、合適的帶隙、更好的界面特性以及器件兼容性等特征。表1列出了一些候選的高k柵介質(zhì)材料的相關(guān)信息[3]。

表1 候選的higher-k材料的k值、禁帶寬度以及帶隙

由此可見，La2O3、LaAlOx，HfLaOx等高 k 材料符合獲得更小的EOT需求。另外，面對22 nm及以下技術(shù)節(jié)點(diǎn)，在Hf基高k柵介質(zhì)中摻入Ti、Ta、Bi等元素形成的復(fù)合高k柵介質(zhì)，會(huì)具有更高的k值，這也是縮小EOT的研究方向之一[4]。但引入新的元素會(huì)導(dǎo)致非常多的困難，例如這些元素引入后的高k材料往往帶隙較低[3]，導(dǎo)致隧穿電流增加，很難達(dá)到小尺寸器件對漏電流的要求，而后續(xù)的高溫工藝又會(huì)導(dǎo)致低k導(dǎo)致界面層生長，增加了EOT[4]，另外，還有一些可能存在的未知的困難。

2.2 采用界面控制技術(shù)

縮小EOT的第二種方法是采用一些界面控制技術(shù)。這種技術(shù)能夠解決柵介質(zhì)層生長完成后，后續(xù)工藝帶來的低k值界面層生長的問題。一種簡單可行的辦法是在界面層中摻入N元素以形成SiON界面層，SiON界面層在后續(xù)的高溫退火工藝中能夠有效抑制新的SiO2生長[5]。如圖1、圖2所示。

圖1 SiO2界面層在經(jīng)過高溫退火后厚度增加

圖2 在界面層摻入N元素抑制退火后厚度增加

但由于N元素靠近溝道的原因，采用SiON界面層會(huì)進(jìn)一步對溝道載流子產(chǎn)生散射，致使載流子遷移率退化[5]，如圖3所示。

圖3 HfAlO/SiON與TEOS-SiO2/SiON,和SiO2在高場強(qiáng)(0.8 MV/cm)下的電子遷移率比較

2.3 采用零界面層

相比較前兩種方法而言，第三種縮小EOT的的方法——采用ZIL(零SiO2界面層)則體現(xiàn)出更多的優(yōu)勢。在2005年的IEDM上，M.Suzuki等報(bào)道了僅有0.3 nmEOT的Mo/LaAlO結(jié)構(gòu)的器件[6],2008年11月，東京工業(yè)大學(xué)的角島邦之副教授的研究小組報(bào)道了在Si襯底上直接淀積La2O3介質(zhì)材料的研究[7]，采用該工藝，可將EOT降至0.37 nm。而M.Takahashi等報(bào)道了采用HfSiOx界面層取代SiO2，使得EOT降至0.49 nm的方法，研究展示了一種采用極薄的HfO2與Si襯底反應(yīng)生成HfSiOx薄膜層的方法，其通過一種Cycle-by-Cycle的工藝實(shí)現(xiàn)[8]，如圖 4 所示。

圖4 Cycle-by-Cycle HfSiOx界面層生長工藝

該工藝包括幾個(gè)周期的重復(fù)步驟，一個(gè)周期的工藝包括：采用原子層沉積技術(shù)淀積HfO2，之后采用750度的RTA退火處理使得Si與HfO2反應(yīng)生成HfSiOx。但是，這些采用ZIL的工藝都存在一個(gè)共同的問題——不能經(jīng)受接近1 000度源漏退火溫度的考驗(yàn)，這意味著在傳統(tǒng)的Gate first工藝中，這種采用ZIL工藝的技術(shù)沒有實(shí)際意義，因?yàn)樵诤罄m(xù)的1000度左右的源漏退火工藝中，SiO2界面層會(huì)生長，使得器件EOT迅速增加[9-10]。在2009年的VLSI會(huì)議上，J.Huang等人的報(bào)道針對該問題提出了解決方案，而且相比起這種Cycle-by-Cycle的復(fù)雜工藝，新的工藝更為簡單和優(yōu)化。該技術(shù)直接在HfOx淀積過程中對氧含量進(jìn)行控制，形成HfOx(x<2)高k層，同時(shí)通過該HfOx層，在后續(xù)的高溫退火工藝中起到對界面層生長的抑制作用，形成ZIL[4]。采用ZIL工藝縮小EOT并不是沒有代價(jià)，在EOT縮小的同時(shí)，Si/HK之間的界面質(zhì)量迅速下降，界面上的缺陷、陷阱和界面電荷大量增加，由此帶來了嚴(yán)重的溝道載流子遷移率的退化，另外，由于界面層厚度減小本身也會(huì)導(dǎo)致一定的溝道載流子遷移率退化[11]。這些采用ZIL的“副作用”，仍有待解決。

2.4 氧吸除工藝

縮小EOT的第四種方法是一種采用氧吸除工藝(oxygen scavenging)的技術(shù)，這種工藝是目前最有效的EOT縮小技術(shù)[9-14]。相比與ZIL技術(shù)而言，氧吸除工藝除了能控制界面層厚度、降低EOT以外，由于并沒有讓高k介質(zhì)層與Si襯底直接接觸，因此其高k/Si界面質(zhì)量優(yōu)于采用ZIL技術(shù)的界面質(zhì)量。氧吸除工藝分為直接氧吸除和遠(yuǎn)程氧吸除。直接氧吸除工藝是在高k介質(zhì)層中直接摻入一種具有氧吸除作用的金屬元素，利用該金屬元素在高溫過程中吸除SiO2界面層中的氧，達(dá)到抑制SiO2界面層在高溫過程中的生長，甚至減少SiO2界面層的厚度的目的。其具體實(shí)現(xiàn)方式包括3種：(1)直接在高k介質(zhì)層中混合該元素，在高k介質(zhì)層上淀積或者在高k介質(zhì)層中間插入一層極薄的金屬薄膜或金屬氧化物薄膜[8]。(2)在金屬柵中摻入該元素[14]，通過熱擴(kuò)散到達(dá)高k介質(zhì)層。(3)采用類似HfOx(x＜2)或者HfSiOx這樣的含有不飽和氧配比的高k介質(zhì)層[4]。如圖5所示。

圖4 (a) 直接氧吸除技術(shù)一

圖5 直接氧吸除技術(shù)

直接氧吸除技術(shù)能有效抑制IL層的生長甚至達(dá)到ZIL的效果。但直接氧吸除工藝仍然有一些問題，因?yàn)樵摴に囆枰诟遦介質(zhì)層上或者高k介質(zhì)層中摻入其他金屬元素，這意味著會(huì)改變整個(gè)高k介質(zhì)層，致使高k介質(zhì)層的各項(xiàng)特性都會(huì)隨之改變，以及更多未知的影響，這些影響都會(huì)對器件性能以及工藝集成帶來諸多困難和不確定，這不是我們希望看到的。

因此，更為優(yōu)化的遠(yuǎn)程氧吸除技術(shù)被重點(diǎn)關(guān)注和研究。遠(yuǎn)程氧吸除即指在金屬柵極中采用合金的方式加入某種金屬元素或者在金屬柵中淀積一層金屬薄膜，這種金屬元素具有氧吸除的作用，例如在TaN或者TiN[10-13]金屬柵中合金加入該元素。該元素需具備高度的熱穩(wěn)定性，在高溫過程中不會(huì)擴(kuò)散到高k介質(zhì)層中。直接氧吸除技術(shù)與遠(yuǎn)程氧吸除技術(shù)對比示意圖如圖6所示。

圖6 直接氧吸除技術(shù)與遠(yuǎn)程氧吸除技術(shù)對比示意圖

遠(yuǎn)程氧吸除工藝的優(yōu)勢顯而易見，首先，該技術(shù)能有效抑制高溫過程中SiO2界面層的生長，甚至降低原有的SiO2界面層的厚度。其效果如圖7的C-V曲線和圖8的TEM圖像所示(注：M3金屬即為在TiN金屬柵中摻入的氧吸除元素)：

圖7 采用遠(yuǎn)程氧吸除技術(shù)與未采用該技術(shù)的的器件C-V曲線

圖8 摻入不同數(shù)量M3元素的器件TEM分析圖像對比

其次，采用遠(yuǎn)程氧吸除技術(shù)的氧吸除元素并沒有擴(kuò)散進(jìn)入高k介質(zhì)層，因此不會(huì)有改變高k介質(zhì)層化學(xué)元素組分所帶來的一系列問題。

這項(xiàng)工藝技術(shù)實(shí)現(xiàn)過程一種可能的機(jī)理是：在高溫退火過程中，摻入TiN中的M3元素首先奪走一部分HfO2中的氧原子與其形成M3金屬的氧化物，這時(shí)，在HfO2中會(huì)產(chǎn)生與被奪走氧原子等量的氧空位。之后，這個(gè)氧空位會(huì)被由IL層的SiO2中釋放的氧原子填充，而IL層的SiO2則被分解為Si和氧[11]。而另一種可能的機(jī)理是：在高溫退火過程中，由于外界的氧不能進(jìn)入到高k和SiO2界面，而界面SiO2則在高溫下分解，SiO2分解產(chǎn)生的氧被擴(kuò)散至高k中被臨近的M3元素所吸收形成M3元素的氧化物[15]。

基于熱力學(xué)原理，判斷金屬在不同條件下生成氧化物的趨勢大小，一般采用氧化物標(biāo)準(zhǔn)生成吉布斯自由能變化(ΔG)作為熱力學(xué)判斷依據(jù)[11,16]。圖8為一些氧化物單位體積標(biāo)準(zhǔn)生成吉布斯自由能變化圖。

圖8 氧化物單位體積標(biāo)準(zhǔn)生成吉布斯自由能變化圖

在圖8中，可反映出各種氧化物的形成驅(qū)動(dòng)力有如下排序:BeO>Al2O3>HfO2>MgO>ThO2>CeO2>Y2O3>Cr2O3>FeO>NiO[16]。由此可見，Hf、Al、Ti等氧化物形成驅(qū)動(dòng)力大于Si的元素，均有可能被用做氧吸除元素。但值得注意的是，在高溫情況下(例如1 000 k)，各元素的生成吉布斯自由能變化仍可能變化，因此各元素的氧吸除效果需要熱力學(xué)計(jì)算與實(shí)驗(yàn)結(jié)果相結(jié)合以確認(rèn)。

值得注意的是，氧吸除過程需要在對外界氧進(jìn)行充分隔絕的情況下，因?yàn)檠跷夹g(shù)的實(shí)質(zhì)即是通過高溫過程在器件柵極結(jié)構(gòu)中進(jìn)行氧元素的再分配，如果外界氛圍的氧氣輕易的通過熱擴(kuò)散進(jìn)入到結(jié)構(gòu)中，氧吸除技術(shù)則失去了意義。

3 總結(jié)與展望

CMOS器件特征尺寸已縮小至45 nm以下，SiO2或SiON材料柵介質(zhì)已不滿足柵極絕緣層的性能要求，HK/MG柵極結(jié)構(gòu)將取代SiO2/多晶硅柵極結(jié)構(gòu)使得CMOS器件特征尺寸能夠繼續(xù)縮小。但是，面對器件尺寸縮小至32 nm甚至22 nm時(shí)，對HK/MG柵極結(jié)構(gòu)亦提出了更高的要求和更多的挑戰(zhàn)。尤其在22 nm以及22 nm以后的工藝節(jié)點(diǎn)上，由于嚴(yán)重的短溝道效應(yīng)，要求MOS器件的EOT達(dá)到0.5 nm左右，因此，使EOT變得更小的HK/MG技術(shù)將被開發(fā)出來。本文綜述了基于第一代HK/MG技術(shù)上的幾種新的EOT縮小技術(shù)，將這幾種技術(shù)綜合應(yīng)用將成為22 nm及22 nm以下節(jié)點(diǎn)MOS器件柵極結(jié)構(gòu)的解決方案。

但是，我們?nèi)孕枰獓?yán)重關(guān)注這些EOT縮小所帶來的界面質(zhì)量變差、溝道遷移率退化、有效功函數(shù)調(diào)整、以及工藝集成等諸多挑戰(zhàn)。因此，有必要對材料的電學(xué)特性和可靠性進(jìn)行深入研究，尤其是柵極各薄膜層之間的界面特性和相互作用的機(jī)理(例如偶極子理論)需要更加深入、全面和細(xì)致的研究。

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