由法寶 張春榮 余鐵軍

(西安電子工程研究所 西安 710100)

1 引言

頻率綜合器作為現(xiàn)代電子系統(tǒng)的心臟，是決定電子系統(tǒng)性能的關(guān)鍵設(shè)備。隨著現(xiàn)代軍事、國(guó)防及無(wú)線通信事業(yè)的發(fā)展，雷達(dá)、電子對(duì)抗、制導(dǎo)武器、移動(dòng)通信和電子測(cè)量?jī)x器等電子系統(tǒng)對(duì)頻率綜合器提出了越來(lái)越高的要求。世界各國(guó)都非常重視頻率綜合器的研究與應(yīng)用，精細(xì)步進(jìn)、超低相噪、高純頻譜、快速捷變和高輸出頻段的頻率綜合器已經(jīng)成為頻率綜合器發(fā)展的主要趨勢(shì)。

小數(shù)分頻鎖相環(huán)是近年來(lái)迅速崛起的一項(xiàng)新技術(shù)，它具有寬帶、低相位噪聲、高分辨率等優(yōu)點(diǎn)。隨著全數(shù)字Σ-Δ調(diào)制器技術(shù)的日益成熟，大大地抑制了量化噪聲，改善了雜散指標(biāo)，使得小數(shù)分頻鎖相環(huán)的工程應(yīng)用成為可能。

2 系統(tǒng)主要指標(biāo)與方案

2.1 系統(tǒng)主要指標(biāo)

體積:50×90×16mm3

輸出頻率:6.7～7.3 GHz

頻率步進(jìn):1 MHz(或更小)

相位噪聲:≤-90 dBc/Hz@1kHz

雜散抑制:≤-70 dBc

輸出功率:≥10 dBm

捷變時(shí)間:≤1 μs

2.2 系統(tǒng)方案與器件選型

由以上指標(biāo)分析，該系統(tǒng)體積小、頻率步進(jìn)小、相位雜散指標(biāo)高并要求頻率捷變，要滿足所有指標(biāo)要求有一定的難度。

本設(shè)計(jì)采用雙小數(shù)分頻鎖相環(huán)“乒乓”工作的方案，系統(tǒng)方案如圖1所示，主要由功分器、小數(shù)分頻鎖相環(huán)、單刀雙擲開(kāi)關(guān)組成。100MHz低相位噪聲恒溫晶振參考信號(hào)經(jīng)功分器進(jìn)入兩個(gè)鎖相環(huán)作為鑒相基準(zhǔn)信號(hào)，通過(guò)FPGA控制鎖相環(huán)的鎖定頻率和單刀雙擲開(kāi)關(guān)的切換來(lái)實(shí)現(xiàn)捷變頻微波信號(hào)的輸出。

圖1 乒乓鎖相環(huán)方案框圖

在器件選型上根據(jù)技術(shù)指標(biāo)要求，綜合考慮成本、體積等因素，選擇了集成度高、體積小、功能強(qiáng)大的芯片。

鑒相器選用美國(guó)Hittite公司的HMC700LP4，它可以工作在小數(shù)模式、整數(shù)模式和簡(jiǎn)單的FSK調(diào)制模式。相噪基底為-221/-226 dBc/Hz(小數(shù)/整數(shù))，工作頻率達(dá)高達(dá)8GHz，集成有14位前置分頻器、16位整數(shù)分頻器、24位小數(shù)分頻器、鑒相器和電荷泵組成，最高參考頻率為225MHz，頻率分辨率達(dá)赫茲級(jí)，串口控制速率達(dá)50MHz，并且采用CSP技術(shù)大大縮短了環(huán)路的鎖定時(shí)間。

VCO選用美國(guó)Hittite公司的HMC507LP5，輸出頻率為6.65-7.65GHz，輸出功率為13.5dBm，二分頻輸出為3.325-3.825GHz，相位噪聲為-115dBc/Hz@100kHz，+5V供電。

單刀雙擲開(kāi)關(guān)采用微波PIN管實(shí)現(xiàn)，體積小、隔離度高，開(kāi)關(guān)速度快(可以達(dá)到50ns)，加上FPGA控制電路的延時(shí)頻率切換時(shí)間小于1μs。

3 系統(tǒng)性能指標(biāo)分析與環(huán)路參數(shù)設(shè)計(jì)

3.1 相位噪聲與雜散分析

鎖相環(huán)的線性相位模型如圖2所示。

圖2 鎖相環(huán)線性相位模型

閉環(huán)傳遞函數(shù):

開(kāi)環(huán)傳遞函數(shù):

誤差傳遞函數(shù):

其中:G(s)=KdKVCOZ(s)/s為前向傳遞函數(shù)，H=1/N為后向傳遞函數(shù)。

為分析問(wèn)題方便，現(xiàn)對(duì)環(huán)路帶寬ωc和相位裕量φp定義如下:

利用上邊的定義分析可得:

由閉環(huán)反饋理論分析可知，鎖相環(huán)對(duì)參考晶振、分頻器、鑒相器附加的相位噪聲呈低通特性，以上噪聲源統(tǒng)稱為帶內(nèi)噪聲，而對(duì)壓控振蕩器附加的相位噪聲呈高通特性，為了兼顧這一對(duì)矛盾，選擇環(huán)路帶寬fc在兩噪聲源譜線的交叉點(diǎn)附近總是比較接近于最佳狀態(tài)的。

工程分析中，鑒相器產(chǎn)生的相位噪聲一般按下式簡(jiǎn)單估算:

相位噪聲=(1Hz歸一化噪聲基底)+10log(鑒相頻率)+20log(N)

本方案中，小數(shù)模式下鎖相環(huán)的鑒相基底為-221dBc，以50MHz為參考，輸出7GHz估算，帶內(nèi)噪聲基底約為-100dBc，滿足設(shè)計(jì)指標(biāo)要求。

系統(tǒng)雜散主要來(lái)自于鑒相頻率雜散、鎖相環(huán)隔離雜散和Σ-Δ調(diào)制雜散。由于鑒相頻率為50MHz，遠(yuǎn)大于環(huán)路濾波器帶寬，因此鑒相參考雜散能夠被很好的抑制，兩個(gè)鎖相環(huán)之間的隔離泄漏雜散可以通過(guò)合理的電磁兼容設(shè)計(jì)來(lái)抑制，本設(shè)計(jì)的難點(diǎn)是如何有效抑制Σ-Δ調(diào)制雜散，由于Σ-Δ調(diào)制雜散分布在小數(shù)頻率分量的各次諧波上，小步進(jìn)應(yīng)用下整數(shù)邊界頻點(diǎn)處一階雜散離環(huán)路帶寬很近，如何對(duì)其進(jìn)行有效的抑制是環(huán)路濾波器設(shè)計(jì)的重點(diǎn)和難度。

3.2 環(huán)路參數(shù)設(shè)計(jì)

本設(shè)計(jì)為了滿足高雜散指標(biāo)的要求，對(duì)帶外小數(shù)Σ-Δ調(diào)制雜散的抑制是環(huán)路濾波器設(shè)計(jì)的關(guān)鍵，環(huán)路帶寬的選取必須在鎖定時(shí)間、相位噪聲和帶外抑制之間折中。一般的三階環(huán)路濾波器已經(jīng)無(wú)法滿足設(shè)計(jì)要求，本設(shè)計(jì)選用的環(huán)路結(jié)構(gòu)如圖3所示，在三階環(huán)路的基礎(chǔ)上增加一級(jí)LC濾波，圖中運(yùn)算放大器AD797的作用有二:一是加強(qiáng)隔離，二是提高VCO的控制電壓。R4、R5為比例電阻，取R4=120Ω，R5=180Ω。濾波器的傳遞函數(shù)為:

圖3 環(huán)路濾波器結(jié)構(gòu)

開(kāi)環(huán)傳遞函數(shù)為:

其中，T31，T41，T51定義為極點(diǎn)比率，該環(huán)路實(shí)際上是六階環(huán)路，無(wú)法計(jì)算準(zhǔn)確求解所有元器件的值，本設(shè)計(jì)以極值相位裕量設(shè)計(jì)法為指導(dǎo)，近似計(jì)算如下:

開(kāi)環(huán)相位裕量定義如下:

對(duì)上式求導(dǎo)，略去高此項(xiàng)，近似求解得:

由于是近似解，引入優(yōu)化因子γ，初次設(shè)計(jì)取1即可。

令開(kāi)環(huán)增益在環(huán)路帶寬處為1可求得A0。

為進(jìn)一步分析問(wèn)題的方便，令T31=T41=T51，求得元器件的值如下:

在以上環(huán)路濾波器參數(shù)計(jì)算的基礎(chǔ)上，合理設(shè)定環(huán)路帶寬、相位裕量、帶外抑制等指標(biāo)，應(yīng)用ADS軟件進(jìn)行參數(shù)的優(yōu)化仿真，最終得到的環(huán)路參數(shù)值如下:

仿真表明，環(huán)路帶寬為100kHz，相位裕量為46°，閉環(huán)帶外抑制在1MHz處達(dá)到60dB，這對(duì)帶外雜散和Σ-Δ調(diào)制器引入的高通噪聲將有較好的抑制效果。

4 硬件實(shí)現(xiàn)與指標(biāo)測(cè)試

為了提高隔離度，雙鎖相環(huán)采用分腔設(shè)計(jì)，開(kāi)關(guān)與鎖相環(huán)通過(guò)SMA連接進(jìn)一步提高隔離，電源與FPGA控制信號(hào)通過(guò)15芯矩形連接器引入，整個(gè)鎖相電路如圖4所示。

圖4 鎖相環(huán)實(shí)物外形圖

該鎖相電路既有高頻電路又有低頻電路，對(duì)電路進(jìn)行電磁兼容設(shè)計(jì)是十分必要的，數(shù)字電和模擬電要分開(kāi)布局，高頻電路采用多點(diǎn)接地，印制板采用大面積接地設(shè)計(jì)。加強(qiáng)對(duì)電源的去耦濾波，電源走線盡量粗而短，通過(guò)在電源與地之間跨接不同容值的電容來(lái)濾除電源中的高頻分量和低頻分量，在靠近芯片管腳的地方放置0.1μF和10pF的濾波電容。

指標(biāo)測(cè)量選用安捷倫公司的頻譜分析儀E4447A，以1MHz為步進(jìn)，相位噪聲可以達(dá)到 -90dBc/Hz@1kHz，雜散在最差頻點(diǎn)處優(yōu)于70dBc(整數(shù)邊界雜散)，如圖5和圖6所示。兩個(gè)鎖相環(huán)的隔離度大于80dB，跳頻時(shí)間取決于開(kāi)關(guān)的切換速度，遠(yuǎn)遠(yuǎn)小于1μs。各項(xiàng)指標(biāo)均達(dá)到設(shè)計(jì)指標(biāo)要求。

圖5 相位噪聲測(cè)試

圖6 雜散指標(biāo)測(cè)試

5 結(jié)束語(yǔ)

本設(shè)計(jì)采用高性能的小數(shù)分頻鎖相環(huán)芯片，通過(guò)乒乓工作方式實(shí)現(xiàn)了一種小步進(jìn)、低相噪、低雜散的微波頻率綜合器的工程設(shè)計(jì)，各項(xiàng)指標(biāo)均達(dá)到設(shè)計(jì)要求。如果排除VCO二分頻電路對(duì)小數(shù)調(diào)制器雜散分量的搬移作用，1MHz步進(jìn)情況下雜散指標(biāo)將優(yōu)于80dBc。本設(shè)計(jì)是對(duì)小數(shù)分頻鎖相環(huán)工程應(yīng)用的有益探索，對(duì)今后的工程設(shè)計(jì)具有重要的參考價(jià)值。

［1］Dean Banerjee.PLL Performance Simulation and Design［J］.USA National Semiconductor，2003.

［2］ 張春榮.雷達(dá)捷變頻頻率綜合器技術(shù)及跳頻時(shí)間測(cè)量［J］.火控雷達(dá)技術(shù)，2004(12):42-45.

［3］張春榮.電子設(shè)備電磁兼容設(shè)計(jì)研究［J］.火控雷達(dá)技術(shù)，2007(6):10-15.

［4］ 劉光祜.鎖相跳頻源極值相位裕量設(shè)計(jì)法［J］.電子科技大學(xué)學(xué)報(bào)，2001(12):551-554.

［5］吳恩德，王志華等.分?jǐn)?shù)N頻率綜合器的雜散分析［J］.清華大學(xué)學(xué)報(bào)，2004:958-961.

［6］岳金山.分?jǐn)?shù)分頻鎖相環(huán)頻率合成器的研究［D］.成都:電子科技大學(xué)，2005.