馬英昌

(河北省衛(wèi)星導(dǎo)航技術(shù)與裝備工程技術(shù)研究中心，河北石家莊050081)

0 引言

導(dǎo)航信號產(chǎn)生器要求發(fā)射通道的設(shè)備時(shí)延可調(diào)整，而且調(diào)整的精度很高，這就需要設(shè)計(jì)專用的電路進(jìn)行時(shí)延調(diào)整，并且能夠滿足應(yīng)用環(huán)境的要求。針對導(dǎo)航信號產(chǎn)生器的指標(biāo)，進(jìn)行了針對性的設(shè)計(jì)和試驗(yàn)，最終選用數(shù)字FPGA+DDS芯片的方式來調(diào)整發(fā)射通道時(shí)延。

根據(jù)目標(biāo)系統(tǒng)的指標(biāo)要求，所設(shè)計(jì)的導(dǎo)航信號產(chǎn)生器中必須具備發(fā)射信息時(shí)刻精密可調(diào)的功能，在硬件電路中，通過調(diào)整信號產(chǎn)生器的時(shí)頻基準(zhǔn)信號的前沿來實(shí)現(xiàn)，即在外部輸入的時(shí)頻基準(zhǔn)信號送入信號產(chǎn)生器后，串入一個(gè)可變的延時(shí)設(shè)備，使得信號產(chǎn)生器中后面所有鏈路使用的全局時(shí)鐘的前沿可調(diào)整?？蛇x用的方案有可編程延遲線和DDS芯片2種。下面分別介紹2個(gè)方案的實(shí)現(xiàn)原理和試驗(yàn)測試結(jié)果。

1 時(shí)延調(diào)整實(shí)現(xiàn)途徑

可編程延遲線是一種將數(shù)字信號延時(shí)輸出的信號處理模塊，可以根據(jù)輸入?yún)?shù)的控制調(diào)整延時(shí)。經(jīng)調(diào)研，可編程延遲線有 AD公司的 AD9501和Maxim公司的DS1020滿足指標(biāo)要求。

DS1020是256階可編程延遲線，有5種精度:0.15 ns、0.25 ns、0.5 ns、1 ns和2 ns。試驗(yàn)板選用延遲精度為0.15 ns的DS1020-15芯片。AD9501也是一種數(shù)字可編程延時(shí)發(fā)生器，它由8位數(shù)碼編程輸入選擇所需要的延時(shí)，最小延時(shí)可達(dá)10 ps。在信號產(chǎn)生器的參考時(shí)鐘鏈路放置DS1020或AD9501，通過控制計(jì)算機(jī)修改DS1020或AD9501的延遲量，就可以改變信號產(chǎn)生器的設(shè)備時(shí)延。

式中，fc為參考頻率;K為頻率控制字;N為相位累加器的位數(shù)。

結(jié)合導(dǎo)航信號產(chǎn)生器的應(yīng)用需求進(jìn)行分析，系統(tǒng)要求信號產(chǎn)生器輸出的擴(kuò)頻調(diào)制信號時(shí)延可變，根據(jù)偽碼測距的原理可知，只要能對偽碼流進(jìn)行延遲處理就能實(shí)現(xiàn)這個(gè)目的，因此對大于一個(gè)碼片的延遲需求可以通過對偽碼流進(jìn)行重采樣即可，小于一個(gè)碼片的延遲可以通過調(diào)整碼鐘相位來實(shí)現(xiàn)。因此這種方法的時(shí)延調(diào)節(jié)范圍很寬、調(diào)整精度也很高，因?yàn)榘颜{(diào)節(jié)時(shí)延分為大步進(jìn)粗略調(diào)整和小步進(jìn)精密調(diào)整2部分，大步進(jìn)調(diào)整在FPGA中利用移位寄存器實(shí)現(xiàn)，步進(jìn)單位為一個(gè)時(shí)鐘周期;小步進(jìn)調(diào)整在DDS實(shí)現(xiàn)，步進(jìn)單位為:

式中，Tout為DDS的輸出信號周期;N為D/A的位數(shù)。所以在DDS輸出為信號頻率為10.23 MHz時(shí)，若使用12位的D/A，調(diào)整精度能夠達(dá)到23.9 ps，若使用14位的D/A，調(diào)整精度能夠達(dá)5.97 ps，完全能夠滿足系統(tǒng)的指標(biāo)要求。

FPGA+DDS兩部分的組合調(diào)整范圍為:

這種時(shí)延調(diào)整方案以DDS為基礎(chǔ)，其結(jié)構(gòu)為全數(shù)字方式，除了繼承DDS靈活的頻率控制特性外，還實(shí)現(xiàn)了很精確的時(shí)延調(diào)整，該時(shí)延調(diào)整方案是一個(gè)全數(shù)字結(jié)構(gòu)的開環(huán)系統(tǒng)，沒有反饋環(huán)節(jié)，其移相轉(zhuǎn)換時(shí)間極短，可達(dá)毫微秒量級，這一性能要優(yōu)于由PIN開關(guān)二極管或鐵氧體器件所構(gòu)成的可編程延遲線時(shí)延調(diào)整方案。DDS調(diào)整時(shí)延框圖如圖1所示。

圖1 DDS調(diào)整時(shí)延

硬件實(shí)現(xiàn)選用AD公司的AD9954，內(nèi)部有32位的DDS、14BitDAC和高速比較器，恰好滿足需求，而且是1.8 V供電，功耗比較小。

2 測試驗(yàn)證

為了比較2種時(shí)延調(diào)整方法的性能優(yōu)劣，針對2種方案的3個(gè)芯片分別設(shè)計(jì)了試驗(yàn)板，試驗(yàn)板功能調(diào)試正常后進(jìn)行了性能測試，測試框圖如圖2所示。被測信號產(chǎn)生器A放在恒溫箱中，另一個(gè)信號產(chǎn)生器B放在可變溫度的溫箱中，共進(jìn)行2項(xiàng)測試。

第1個(gè)測試通過控制計(jì)算機(jī)不斷地改變信號產(chǎn)生器B的延遲量，而信號產(chǎn)生器A的延遲量不變，通過雙通道接收終端的處理即可得出信號產(chǎn)生器B的時(shí)延變化，這樣就可以考量可編程延遲線的步進(jìn)精度、調(diào)整范圍和時(shí)延調(diào)整線性度等指標(biāo)。

第2個(gè)測試通過控制計(jì)算機(jī)設(shè)定信號產(chǎn)生器B的某延遲量后，再改變溫箱溫度從T0～T1，觀測這段時(shí)間內(nèi)信號產(chǎn)生器A/B的通道時(shí)延差變化，即可反映被測信號產(chǎn)生器的時(shí)延隨溫度變化特性，由于該信號產(chǎn)生器在本項(xiàng)測試之前的其他試驗(yàn)已經(jīng)驗(yàn)證過溫度變化T0～T1時(shí)，設(shè)備時(shí)延基本不變。因此，第2個(gè)測試即可反映被測信號產(chǎn)生器上的可編程延遲線的溫度特性。

圖2 時(shí)延調(diào)整性能測試連接

2.1 可編程延遲線測試

可編程延遲測試數(shù)據(jù)分別如圖3和圖4所示，2種可編程延遲線的步進(jìn)精度和線性度基本能滿足要求，但是溫度特性都不太好，溫度變化20°時(shí)時(shí)延變化超過系統(tǒng)可接受的范圍，因此只能在溫度較為恒定的環(huán)境中使用。

圖3 可編程延遲線步進(jìn)精度測試

圖4 可編程延遲線溫度特性測試

根據(jù)芯片說明，通過調(diào)整試驗(yàn)板上AD9501的Cext和Rset，AD9501延遲控制字的分辨率為:“滿量程延時(shí)”/256=(34.74-6.58)/256=0.112 6 ns;與測得數(shù)據(jù)基本吻合，說明AD9501調(diào)整時(shí)延的精度滿足要求，在現(xiàn)有測試條件下測量得到分辨率為0.11 ns。

DS1020芯片的延遲步進(jìn)很精確，如圖3中菱形線所示，對測試數(shù)據(jù)處理可知DS1020的延遲步進(jìn)與標(biāo)稱值0.15 ns基本一致，滿足系統(tǒng)需求。但DS1020和AD9501的溫度特性都很差，這是由器件自身引入的。

2.2 DDS調(diào)整時(shí)延測試

使用DDS芯片 +FPGA的方案進(jìn)行設(shè)備時(shí)延調(diào)整的試驗(yàn)板測試數(shù)據(jù)如圖5和圖6所示。測試條件為:使用外部時(shí)頻源提供標(biāo)準(zhǔn)高穩(wěn)定的時(shí)頻信號，在試驗(yàn)板內(nèi)部產(chǎn)生所需的所有信號，并對再次產(chǎn)生的基準(zhǔn)信號進(jìn)行時(shí)延調(diào)整，使用數(shù)字高速示波器(10 G采樣率)進(jìn)行測試，并在測試過程中對試驗(yàn)板改變環(huán)境溫度，以測試其溫度特性。

圖5 DDS調(diào)整時(shí)延步進(jìn)精度測試

圖6 DDS調(diào)整時(shí)延溫度特性測試

通過測試可以看出，使用DDS+FPGA的方案最終實(shí)現(xiàn)測得的步進(jìn)精度與可編程延遲線基本相當(dāng)，但溫度特性比可編程延遲線要好很多，在溫度變化20°的情況下，延遲量變化在峰峰值0.5 ns以內(nèi)，經(jīng)過多次測試，重復(fù)性較好。

3 結(jié)束語

上述對導(dǎo)航信號產(chǎn)生器時(shí)延調(diào)整的可實(shí)現(xiàn)途徑進(jìn)行分析，并對2種方法分別進(jìn)行了試驗(yàn)驗(yàn)證，得到了一種可滿足大部分應(yīng)用場合的導(dǎo)航信號產(chǎn)生器時(shí)延調(diào)整方法。采用FPGA的粗延遲和DDS芯片的精細(xì)延遲相結(jié)合，延遲精度可達(dá)0.1 ns，延遲范圍可以很大(不超過選用偽碼的周期)。實(shí)際應(yīng)用證明，完全滿足指標(biāo)要求，達(dá)到了設(shè)計(jì)目的。

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