安 玉，吳有林，鄒 江

(貴州遵義師范學(xué)院物理與機(jī)電工程學(xué)院，貴州 遵義 563000)

0 引言

捷聯(lián)慣性導(dǎo)航系統(tǒng)的導(dǎo)航精度主要依賴于慣性器件的性能和測(cè)量精度，慣性器件包括高精度陀螺儀和加速度計(jì)，而加速度計(jì)作為捷聯(lián)慣導(dǎo)系統(tǒng)的心臟器件，其測(cè)量系統(tǒng)精度性能的優(yōu)劣直接影響到慣導(dǎo)系統(tǒng)的精度。傳統(tǒng)的加速度計(jì)采集處理電路以積分型、或者逐次比較型的A/D轉(zhuǎn)換器為核心，對(duì)加速度計(jì)輸出電壓進(jìn)行A/D轉(zhuǎn)換，但是A/D轉(zhuǎn)換器容易受溫度漂移、參考電壓的波動(dòng)等影響，在高精度測(cè)量系統(tǒng)中的應(yīng)用受到極大的限制;利用I/F電路來采集加速度計(jì)信號(hào)雖然能達(dá)到較高的精度，但是I/F電路變換系統(tǒng)在小信號(hào)輸出的情況下電荷需要積累很長時(shí)間才會(huì)產(chǎn)生一個(gè)計(jì)數(shù)脈沖，這段時(shí)間是系統(tǒng)采樣盲區(qū)，將沒有任何信號(hào)輸出，并且各公司對(duì)I/F電路技術(shù)保密，一般很難掌握和應(yīng)用這個(gè)技術(shù)。本文介紹石英撓性加速度計(jì)的輸出信號(hào)經(jīng)過V/F轉(zhuǎn)換后，電壓信號(hào)變成頻率信號(hào)的處理方法，然后利用FPGA對(duì)V/F電路輸出的石英撓性加速度計(jì)脈沖頻率信號(hào)進(jìn)行計(jì)數(shù)，進(jìn)而求出加速度值，并利用FPGA的EDK嵌入式技術(shù)對(duì)加速度計(jì)進(jìn)行溫度補(bǔ)償、正交標(biāo)定和零偏標(biāo)定達(dá)到高精度測(cè)量要求［1-2］。

1 加速度計(jì)采集電路整體設(shè)計(jì)

本系統(tǒng)要求采集電路通過V/F轉(zhuǎn)換將加速度計(jì)輸出的電流信號(hào)轉(zhuǎn)變?yōu)轭l率信號(hào)，以脈沖頻率的形式反映出輸出的加速度值大小。圖1為V/F采集電路的系統(tǒng)原理框圖，石英撓性加速度計(jì)輸出的電流值首先通過精密電阻轉(zhuǎn)變?yōu)殡妷褐担瑑x表放大器INA118UB將電壓進(jìn)行放大;放大后的電壓經(jīng)過差分放大器AD8138ADR形成差分電壓VIN1和VIN2，V/F轉(zhuǎn)換器AD7742將差分電壓VIN1和VIN2轉(zhuǎn)換為頻率信號(hào)。FPGA將輸入的加速度計(jì)頻率脈沖信號(hào)進(jìn)行采集和計(jì)數(shù)，調(diào)用FPGA內(nèi)部的EDK技術(shù)對(duì)加速度計(jì)信號(hào)進(jìn)行實(shí)時(shí)結(jié)算，通過在EDK內(nèi)核中進(jìn)行溫度補(bǔ)償、零偏修正正交標(biāo)定和平滑濾波后，最終將加速度計(jì)值通過RS232接口發(fā)送到導(dǎo)航計(jì)算機(jī)進(jìn)行組合解算輸出姿態(tài)信息［3］。

圖1 加速度計(jì)系統(tǒng)設(shè)計(jì)原理框圖Fig.1 Block diagram of accelerometer system

2 硬件電路設(shè)計(jì)

本系統(tǒng)中對(duì)石英撓性加速度計(jì)輸入的電流信號(hào)進(jìn)行調(diào)理和V/F轉(zhuǎn)換，調(diào)理過程就是在加速度計(jì)輸出端口接上一個(gè)電阻R3將其轉(zhuǎn)換為電壓信號(hào)，經(jīng)過儀表放大器將電壓值放大再差分輸出到AD7742進(jìn)行V/F轉(zhuǎn)換，圖2所示為加速度計(jì)信號(hào)調(diào)理電路。

INA118UB是美國BB公司生產(chǎn)的精密儀表放大器，它具有精度高、功耗低、共模抑制比高和工作頻帶寬等優(yōu)點(diǎn)，適合對(duì)各種微小信號(hào)進(jìn)行放大。INA118通過在1管腳和8管腳之間外接1個(gè)電阻RG來實(shí)現(xiàn)不同的增益，該增益可從1到1000不等。電阻RG的大小可由下式?jīng)Q定:RG=50 kΩ/(G-1)。本設(shè)計(jì)不需要進(jìn)行電壓放大，因此RG不外接放大電阻RG。經(jīng)INA118UB調(diào)理后的電壓信號(hào)需要差分放大器AD8138ARZ進(jìn)行差分輸出，圖2中的VIN1和VIN2即為差分輸出電壓值。AD8138ARZ是低失真差分ADC驅(qū)動(dòng)器，具有極高的抗干擾能力，AD8138具有獨(dú)特的內(nèi)部反饋特性，可以提供輸出增益和相位匹配平衡，從而抑制偶數(shù)階諧波。內(nèi)部反饋電路可以使外部增益設(shè)置電阻不匹配的情況下任何相關(guān)增益誤差最小。差分輸出電壓VIN1和VIN2連接到V/F轉(zhuǎn)換器AD7742的VIN1和VIN2管腳端，圖3所示為AD7742電路連接原理。

AD7742是新一代同步電壓頻率轉(zhuǎn)換器(VFC)，器件內(nèi)置+2.5 V片內(nèi)帶隙基準(zhǔn)電壓源，用戶可以選擇使用此內(nèi)部基準(zhǔn)電壓源或外部基準(zhǔn)電壓源。經(jīng)過轉(zhuǎn)換后的電壓信號(hào)變?yōu)轭l率信號(hào)FOUT輸入FPGA內(nèi)部計(jì)數(shù)。AD7742的參考電壓源可以采用REF5025輸出的+2.5 V電壓作為參考電壓源［4-6］。

圖2 加速度計(jì)信號(hào)調(diào)理電路Fig.2 Conditioning circuit of accelerometer signal

圖3 AD7742V/F轉(zhuǎn)換器連接電路Fig.3 AD7742 V/F converter connecting circuit

3 FPGA程序設(shè)計(jì)

本設(shè)計(jì)當(dāng)中采用Xilinx公司XC3S400的FPGA進(jìn)行程序驗(yàn)證，XC3S400是高密度的可編程邏輯器件。它的主要特點(diǎn)包括:具有最小5 ns的引腳到引腳的邏輯時(shí)延，全局時(shí)鐘引腳最高輸入頻率為66 MHz，內(nèi)核用1.2 V供電，I/O口可設(shè)置在3.3 V工作。

FPGA內(nèi)部程序主要由上升沿計(jì)數(shù)模塊、采樣模塊、EDK內(nèi)核模塊和串口發(fā)送模塊組成，其中EDK內(nèi)核模塊包括加速度值解算模塊、零偏修正模塊、正交標(biāo)定模塊、溫度補(bǔ)償模塊和平滑濾波模塊。上升沿計(jì)數(shù)模塊的功能是采集加速度計(jì)輸出的V/F頻率脈沖信號(hào)進(jìn)行實(shí)時(shí)計(jì)數(shù)，計(jì)數(shù)每4 kHz清零一次;EDK內(nèi)核模塊主要功能是利用C語言對(duì)溫度補(bǔ)償、正交標(biāo)定這些復(fù)雜的算法過程進(jìn)行編寫，可移植性強(qiáng)，解決了FPGA進(jìn)行浮點(diǎn)運(yùn)算不易操作等問題，F(xiàn)PGA程序流程如圖4所示。

圖4 FPGA程序工作流程圖Fig.4 The FPGA program flow chart

EDK是Xilinx公司開發(fā)嵌入式系統(tǒng)的工具，可以利用EDK來產(chǎn)生、編輯、編譯、鏈接、加載和調(diào)試高級(jí)編程語言(通常是C或C++)代碼，以便在FPGA處理器上執(zhí)行。打開XPS生成一個(gè)硬件IPCORE，以便操作系統(tǒng)能正常地調(diào)用和驅(qū)動(dòng)，設(shè)置該IP頻率為200 MHz，并設(shè)置FIFO，這時(shí)系統(tǒng)會(huì)自動(dòng)創(chuàng)建HDL文檔模板，只需要添加用戶程序部分。然后使用ISE的Project Navigator，打開生成的.ise文件，添加入自己的VHDL語言代碼，VHDL語言主要包括計(jì)數(shù)器計(jì)數(shù)、4 kHz的采樣和串口發(fā)送模塊，在ISE里進(jìn)行編譯。硬件部分比特流包括MHS文件、用戶自定義VHDL代碼，二者經(jīng)過綜合實(shí)現(xiàn)后，產(chǎn)生.ngc網(wǎng)表，生成硬件系統(tǒng)的比特流文件;軟件系統(tǒng)包括MSS文件、用戶.c/cpp/asm文件，通過GCC編譯器，生成目標(biāo)文件.obj，再經(jīng)過連接合成軟件系統(tǒng)的比特流文件;最后通過數(shù)據(jù)整合過程，將軟、硬件比特流合成完整系統(tǒng)比特流文件，通過JTAG鏈路下載到FPGA芯片中。圖5為EDK和ISE綜合生成的內(nèi)核圖，wrclk為寫入時(shí)鐘，寫入的速度為4 kHz;accez(15∶0)為寫入的數(shù)據(jù)位在內(nèi)核中進(jìn)行加速度值轉(zhuǎn)換;wr_addr(9∶0)為寫入對(duì)應(yīng)的地址，rd_addr(9∶0)為讀出對(duì)應(yīng)的地址;x_rdclk為讀出時(shí)鐘;x_acce_data(15∶0)為數(shù)據(jù)讀出接口連接到UART模塊進(jìn)行發(fā)送［7-8］。

圖5 EDK生成的內(nèi)核圖Fig.5 The EDK generated kernel diagram

石英撓性加速度計(jì)溫度補(bǔ)償方法采用“門狀態(tài)”安裝于恒溫箱中［9-10］，設(shè)置溫度變化范圍是-40～65℃，每隔5℃記錄一次數(shù)據(jù)，將采集到的數(shù)據(jù)進(jìn)行最小二乘擬合，得到定點(diǎn)溫度下的系數(shù)K值，然后將采集的定點(diǎn)數(shù)據(jù)進(jìn)行交叉耦合比較一階模型擬合效果與二階、三階模型擬合效果，得到溫度誤差模型為

加速度計(jì)部分補(bǔ)償算法程序代碼如下。

4 測(cè)試試驗(yàn)驗(yàn)證

針對(duì)加速度計(jì)采集V/F電路系統(tǒng)，本系統(tǒng)選用的石英撓性加速度計(jì)體積小、質(zhì)量輕，具有良好的重復(fù)性指標(biāo)和抗沖擊振動(dòng)能力，測(cè)量范圍為±15g，抗沖擊能力100g，溫度系數(shù)小于50×10-6g/℃。石英撓加速度計(jì)和V/F采集電路的電路板安裝在特制的正交支架上，利用高低溫試驗(yàn)箱的三軸轉(zhuǎn)臺(tái)對(duì)加速度計(jì)進(jìn)行溫度梯度和正交標(biāo)定，標(biāo)定的數(shù)據(jù)經(jīng)過Matlab處理之后將參數(shù)下載到FPGA的程序中，這樣就完成了加速度計(jì)的標(biāo)定工作。經(jīng)過溫度梯度補(bǔ)償、正交標(biāo)定之后，將加速度計(jì)V/F采集電路和加速度計(jì)支架放置于六面體，先后翻轉(zhuǎn)測(cè)量3個(gè)軸向的加速度計(jì)信號(hào)，經(jīng)過V/F轉(zhuǎn)換器輸出Z軸的脈沖頻率基本穩(wěn)定在1.818 MHz左右，波形如圖6所示，加速度計(jì)信號(hào)轉(zhuǎn)換為頻率脈沖信號(hào)后，其測(cè)量結(jié)果通過FPGA打包以RS232的形式發(fā)到上位機(jī)，利用上位機(jī)讀取加速度計(jì)Z軸的數(shù)據(jù)值，并利用Matlab畫出加速度大小值與采集時(shí)間的關(guān)系曲線，如圖7所示。從圖7可以看出加速度計(jì)的波動(dòng)范圍小于0.0005×10-3g，具有較高的測(cè)量精度，可見設(shè)計(jì)滿足要求。

圖6 V/F轉(zhuǎn)換調(diào)理后輸出頻率的波形Fig.6 Waveform of the output frequency of V/F converter after conditioning

圖7 加速度計(jì)輸出的加速度值曲線Fig.7 Acceleration values of the accelerometer output curve

5 結(jié)語

試驗(yàn)結(jié)果表明，基于V/F轉(zhuǎn)換器AD7742和FPGA設(shè)計(jì)的加速度計(jì)信號(hào)采集電路在提高采集精度方面具有簡單便捷、成本低廉的特點(diǎn)，為整個(gè)導(dǎo)航系統(tǒng)設(shè)計(jì)提供了便利條件。可不用ADC轉(zhuǎn)換器或者I/F電路就可實(shí)現(xiàn)加速度計(jì)的采集，對(duì)于提高加速度計(jì)采集精度設(shè)計(jì)具有參考意義，可應(yīng)用于加速度計(jì)信號(hào)采集處理領(lǐng)域。

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