摘要：介紹了QDPSK基本原理，提出基于FPGA的全數(shù)字QDPSK通信方案。該方案對(duì)輸入序列進(jìn)行加擾、串并和差分運(yùn)算，得到QDPSK，然后加到載波上；在接收端載波與信號(hào)分離，再進(jìn)行解差分、解擾運(yùn)算，還原出輸入信號(hào)，實(shí)現(xiàn)QDPSK全數(shù)字調(diào)制與解調(diào)。整個(gè)系統(tǒng)采用Verilog編程，在MaxPlusII環(huán)境仿真、布局和綜合，最后下載到FPGA通過(guò)示波器觀察輸入輸出信號(hào)，實(shí)驗(yàn)效果良好。

關(guān)鍵詞：QDPSK；FPGA；調(diào)制與解調(diào)；Verilog

中圖分類號(hào)：TN914 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1009-3044（2013）16-3868-03

1 概述[1-2]

在信息化、網(wǎng)絡(luò)化時(shí)代，通信已經(jīng)成為人們?nèi)粘Ｉ畹囊徊糠?，?duì)通信系統(tǒng)功能要求的不斷提高，極大地推動(dòng)了通信技術(shù)和通信器件的發(fā)展。QDPSK（四相相對(duì)相位調(diào)控）作為一種寬帶和功率相對(duì)高效、低誤差率的相對(duì)相位調(diào)制技術(shù)，被廣泛用于衛(wèi)星通信、蜂窩電話等通信系統(tǒng)中。FPGA（現(xiàn)場(chǎng)可編程門陣列）是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物，理論上可以完成任何數(shù)字電路的設(shè)計(jì)，其自帶豐富的數(shù)字電路功能模塊，可無(wú)限次重復(fù)編程，已經(jīng)成為各種數(shù)字系統(tǒng)最重要的硬件載體。因此，結(jié)合QDPSK與FPGA的特點(diǎn)在FPGA上實(shí)現(xiàn)QDPSK通信，能省去環(huán)形濾波器、VCO等硬件電路，設(shè)計(jì)更為方便靈活，日益成為通信系統(tǒng)一種主流的設(shè)計(jì)方法。

2 QDPSK基本原理[1-2]

QDPSK（四進(jìn)制相對(duì)移相調(diào)制）是一種寬帶和功率相對(duì)高效率的信道調(diào)制技術(shù)，在自適應(yīng)信道調(diào)制技術(shù)中得到了較多的應(yīng)用。QDPSK是利用前后碼元之間的相對(duì)相位變化來(lái)表示數(shù)字信息即將輸入的絕對(duì)碼變換成相對(duì)碼，然后用相對(duì)碼對(duì)載波進(jìn)行絕對(duì)移相。此時(shí)的已調(diào)波形并不是原數(shù)字序列的調(diào)相信號(hào)波形，而是表示絕對(duì)碼變換成相對(duì)碼后的數(shù)字序列的調(diào)相信號(hào)波形。因此，QDPSK產(chǎn)生器僅在QPSK（四進(jìn)制絕對(duì)移相調(diào)制）串并轉(zhuǎn)換器后多加一個(gè)碼變換器就可以實(shí)現(xiàn)。

3.2 加擾算法

3.3 差分運(yùn)算

為避免兩路信號(hào)在差分運(yùn)算時(shí)產(chǎn)生毛刺，帶來(lái)誤碼，考慮到II、QQ兩路信號(hào)碼元長(zhǎng)度是前級(jí)時(shí)鐘周期的兩倍，編寫(xiě)程序時(shí)II、QQ兩路的時(shí)鐘采用相異的觸發(fā)方式，即一路采用上升沿觸發(fā)，另一路采用下降沿觸發(fā)。

4.2解差分運(yùn)算

4.3解擾運(yùn)算

6 結(jié)束語(yǔ)

多進(jìn)制數(shù)字調(diào)制技術(shù)與FPGA相結(jié)合使得數(shù)字通信技術(shù)得到更廣泛的應(yīng)用，也是的通信技術(shù)系統(tǒng)的開(kāi)發(fā)變得更方便、更簡(jiǎn)單。該文提出的全數(shù)字QDPSK調(diào)制與解調(diào)系統(tǒng)沒(méi)有考慮調(diào)制、解調(diào)系統(tǒng)的同步問(wèn)題，其仿真、硬件驗(yàn)證用的是同一個(gè)系統(tǒng)時(shí)鐘，但是，該系統(tǒng)的關(guān)鍵模塊的技術(shù)解決方案，對(duì)實(shí)際通信系統(tǒng)的開(kāi)發(fā)具有一定的參考價(jià)值。

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