宋 躍，盧俊平，雷瑞庭，陳 衛(wèi)，程 博

（1.東莞理工學(xué)院 電子工程學(xué)院，廣東 東莞523808；2.華南理工大學(xué) 電子與信息學(xué)院，廣東 廣州510640）

基于NiosII的液晶屏控制器SOPC設(shè)計(jì)

宋 躍1＊，盧俊平1，2，雷瑞庭1，陳 衛(wèi)1，程 博1，2

（1.東莞理工學(xué)院 電子工程學(xué)院，廣東 東莞523808；2.華南理工大學(xué) 電子與信息學(xué)院，廣東 廣州510640）

為實(shí)現(xiàn)TFT-LCD顯示控制器的SOPC-IP設(shè)計(jì)，選擇FPGA-EP4CE6F17C8作為設(shè)計(jì)驗(yàn)證平臺(tái)，采用verilog語(yǔ)言，針對(duì)全彩AT070TN84TFT-LCD，由Nios II軟核處理器、SDRAM控制器、JTAG UART、LCD控制器、Avalon總線(xiàn)等組成TFT-LCD控制器。以Nios II軟核處理器為核心，各IP核（如SDRAM控制器、TFT-LCD控制器等）通過(guò)Avalon總線(xiàn)相連接到Nios II上，并通過(guò)Avalon總線(xiàn)接口模塊、DMA模塊、FIFO模塊和時(shí)序產(chǎn)生模塊完成了TFT-LCD控制器IP核設(shè)計(jì)，實(shí)現(xiàn)800×480分辨率，16bit顏色深度的彩色圖形顯示控制。顯示實(shí)驗(yàn)運(yùn)行穩(wěn)定，圖像清晰，色彩豐富，無(wú)閃屏、錯(cuò)行等現(xiàn)象，視覺(jué)效果良好，設(shè)計(jì)具有良好的可配置性、復(fù)用性和移植性。實(shí)踐證明該設(shè)計(jì)行之有效。文中給出了控制器的設(shè)計(jì)原理、實(shí)現(xiàn)方法、仿真與實(shí)驗(yàn)過(guò)程的同時(shí)，重點(diǎn)講述與控制器IP核相關(guān)的各設(shè)計(jì)環(huán)節(jié)。

Nios II；SOPC-IP；液晶屏控制器；直接存儲(chǔ)器存取

1 引 言

在二維位置靈敏涂硼GEM中子探測(cè)器研制中，包含了大面積多層GEM探測(cè)器的制作、二維讀出條的設(shè)計(jì)、信號(hào)與高壓線(xiàn)的引出以及高速讀出電子學(xué)的設(shè)計(jì)等關(guān)鍵技術(shù)，需要對(duì)一些參數(shù)加中子探測(cè)位置分辨、信號(hào)與高壓線(xiàn)的監(jiān)控讀數(shù)以及各個(gè)參數(shù)的時(shí)間曲線(xiàn)圖進(jìn)行本地顯示，便于對(duì)設(shè)備進(jìn)行本地監(jiān)控和維護(hù)。液晶顯示器以其平板化、高分辨率、高對(duì)比度、無(wú)電磁輻射、低電壓、低功耗、數(shù)字式接口、易集成和輕薄便攜等優(yōu)點(diǎn)已成為人機(jī)界面的主流器件之一，我們擬采用全彩AT070TN84TFT-LCD屏幕作為本地顯示終端。利用液晶顯示器關(guān)鍵是其LCD控制器及顯示存儲(chǔ)器設(shè)計(jì)，常規(guī)開(kāi)發(fā)LCD驅(qū)動(dòng)電路的方法不具通用性［1］，本文運(yùn)用EDA技術(shù)，實(shí)現(xiàn)了基于NIOS II的SOPC的LCD控制器IP核設(shè)計(jì)，得到了較好的顯示效果，同時(shí)又提升了系統(tǒng)現(xiàn)有FPGA的利用率，提高了系統(tǒng)的集成度。

2 系統(tǒng)設(shè)計(jì)

圖1是TFT-LCD控制器顯示方案結(jié)構(gòu)圖。主要由Nios II軟核處理器、SDRAM控制器、JTAG UART、LCD控制器、Avalon總線(xiàn)等組成［2－3］。以 Nios II軟核處理器為核心，各種IP核（如SDRAM控制器、TFT-LCD控制器等）通過(guò)Avalon總線(xiàn)相連接到Nios II上。TFT-LCD控制器主要由Avalon總線(xiàn)接口模塊、DMA模塊、FIFO模塊和時(shí)序產(chǎn)生模塊組成。TFT-LCD控制器的作用是將SDRAM中的圖像數(shù)據(jù)經(jīng)過(guò)合適的格式轉(zhuǎn)換后送給LCD使其按照正確的顯示時(shí)序顯示。采用PWM驅(qū)動(dòng)方式來(lái)驅(qū)動(dòng)背光電路的顯示，PWM驅(qū)動(dòng)方式的優(yōu)點(diǎn)是利用其占空比可調(diào)的性質(zhì)來(lái)調(diào)節(jié)屏幕的亮度。系統(tǒng)上電后，Nios II進(jìn)行硬件初始化，將SDRAM幀緩沖區(qū)的首地址、LCD控制器地址、幀緩沖區(qū)大小寫(xiě)入到DMA控制器，同時(shí)寫(xiě)入LCD控制器的時(shí)序配置參數(shù)，以產(chǎn)生對(duì)應(yīng)的LCD控制時(shí)序，啟動(dòng)DMA控制器。DMA控制器自動(dòng)從傳來(lái)的首地址處開(kāi)始讀取數(shù)據(jù)，并輸出給LCD控制器。整個(gè)數(shù)據(jù)讀取過(guò)程不需要CPU干預(yù)。本文在FPGA內(nèi)部運(yùn)用SOPC技術(shù)把CPU和LCD控制器整合到一塊，并通過(guò)設(shè)置相應(yīng)時(shí)序參數(shù)實(shí)現(xiàn)具有一定通用性的LCD IP核設(shè)計(jì)。本設(shè)計(jì)采用AT070TN84 TFT 液晶屏［4］。

圖1 TFT-LCD控制器顯示方案結(jié)構(gòu)圖Fig.1 Structure of TFT-LCD controller

圖2是TFT-LCD控制器結(jié)構(gòu)圖。LCD控制器啟動(dòng)后，DMA通過(guò)Avalon總線(xiàn)流模式讀取傳輸?shù)臄?shù)據(jù)，然后存入FIFO模塊中。時(shí)序產(chǎn)生模塊根據(jù)LCD屏的時(shí)序規(guī)范生成行同步信號(hào)和場(chǎng)同步信號(hào)來(lái)判斷是否從FIFO模塊中讀取數(shù)據(jù)，然后送出去顯示。DMA自動(dòng)從傳來(lái)的首地址處開(kāi)始讀取數(shù)據(jù)，并輸出給LCD顯示。整個(gè)數(shù)據(jù)讀取過(guò)程不需要CPU干預(yù)，從而提高了芯片的工作效率。FIFO模塊主要緩存數(shù)據(jù)來(lái)匹配DMA讀取的速度和TFT-LCD時(shí)序發(fā)生器輸出的速度，以保證LCD工作在像素時(shí)鐘域內(nèi)，顯示的畫(huà)面連續(xù)穩(wěn)定。該控制器可實(shí)現(xiàn)分辨率為800×480，顏色深度為16bit的彩色圖形顯示。

圖2 TFT-LCD控制器結(jié)構(gòu)Fig.2 Structure of TFT-LCD controller

3 液晶屏控制器SOPC-IP核設(shè)計(jì)

3.1 DMA模塊

運(yùn)用DMA模塊，CPU只須向DMA控制器發(fā)送指令，讓DMA控制器來(lái)處理數(shù)據(jù)的傳送，數(shù)據(jù)傳送完畢再把信息反饋給CPU，這樣在很大程度上減輕了CPU資源占有率，從而提高了數(shù)據(jù)的讀取速度。一個(gè)DMA控制器具有3個(gè)Avalon總線(xiàn)端口，包括1個(gè)Avalon從端口和2個(gè)Avalon主端口。2個(gè)主端口都是用于DMA傳輸通道，負(fù)責(zé)按照控制模塊的指令，讀取SDRAM中的數(shù)據(jù)并寫(xiě)入到FIFO中。而從端口用于DMA控制相關(guān)寄存器的讀寫(xiě)，負(fù)責(zé)處理器與控制器的接口控制。

Avalon總線(xiàn)支持多個(gè)主外設(shè)，任何一個(gè)主外設(shè)都可以進(jìn)行存儲(chǔ)器訪(fǎng)問(wèn)（DMA），而無(wú)須Nios II處理器的干預(yù)。Nios II通過(guò)Avalon總線(xiàn)與外設(shè)進(jìn)行數(shù)據(jù)交換。Avalon規(guī)定了各種傳輸模式，本IP核使用流傳輸模式（最適合DMA傳輸），圖3顯示了Avalon總線(xiàn)的流模式從端口寫(xiě)傳輸時(shí)序［5］。除了基本從端口傳輸中使用的信號(hào)外，流模式外設(shè)接口中還需引入readyfordata、dataavailable和endofpacket 3個(gè)信號(hào)。當(dāng)readyfordata有效表示外設(shè)準(zhǔn)備好接收Avalon總線(xiàn)模塊的寫(xiě)傳輸，在下一個(gè)時(shí)鐘的上升沿，來(lái)自具有流控制的主端口的傳輸開(kāi)始；在寫(xiě)傳輸結(jié)束的時(shí)候，從端口必須將readyfordata置為低電平，這樣該信號(hào)能立即對(duì)隨后的傳輸起作用。反之當(dāng)readyfordata失效時(shí)會(huì)迫使Avalon總線(xiàn)模塊將送到這一端口的chipselect、write置為無(wú)效。故在readyfordata再次有效之前，Avalon總線(xiàn)模塊不會(huì)對(duì)該從端口發(fā)起另一次寫(xiě)傳輸。本設(shè)計(jì)endofpacket置為低電平。Dataavailable有效來(lái)表示它能夠?yàn)閬?lái)自Avalon總線(xiàn)模塊的讀傳輸提供數(shù)據(jù)，本設(shè)計(jì)只進(jìn)行寫(xiě)傳輸，故棄用。

圖3 流模式從端口寫(xiě)傳輸時(shí)序Fig.3 Transmission timing write from port

3.2 先入先出緩沖模塊

FIFO一般用于不同時(shí)鐘域間的數(shù)據(jù)傳輸［6］，它實(shí)現(xiàn)對(duì)DMA輸出的圖像數(shù)據(jù)進(jìn)行緩存來(lái)匹配時(shí)序控制模塊的傳輸速度，以達(dá)到TFT＿LCD的穩(wěn)定顯示的要求。本設(shè)計(jì)采用Quartus II 11.0自帶的FIFO宏模塊，通過(guò)向?qū)伤璧哪K供調(diào)用。大小為2 048×16bit。FIFO由DMA控制器寫(xiě)入數(shù)據(jù)，寫(xiě)入時(shí)鐘為80M；由LCD控制器的時(shí)序發(fā)生模塊讀出數(shù)據(jù)，讀出時(shí)鐘為40M，即LCD的像素點(diǎn)掃描頻率。wrusedw［10∶0］信號(hào)通過(guò)wrclk上升沿來(lái)記錄存入到FIFO中數(shù)據(jù)個(gè)數(shù)，當(dāng)wrusedw大于2 000時(shí)，置readyfordata無(wú)效，暫停DMA傳輸數(shù)據(jù)，否則置readyfordata有效，啟動(dòng)DMA開(kāi)始傳輸數(shù)據(jù)，來(lái)保證系統(tǒng)的性能。rdempty用來(lái)判斷FIFO中緩存數(shù)據(jù)是否全部讀出，全部讀完置為1。data接Avalon從端口的writedata，進(jìn)行數(shù)據(jù)的傳輸；aclr接Avalon從端口的復(fù)位信號(hào)～rst＿n?？傊?，F(xiàn)IFO模塊起到緩存數(shù)據(jù)的作用保證了顯示屏穩(wěn)定高速的顯示圖像。調(diào)用FIFO模塊的部分代碼如下：

3.3 時(shí)序產(chǎn)生模塊

LCD時(shí)序產(chǎn)生模塊根據(jù)輸入時(shí)鐘和TFT＿LCD的時(shí)序參數(shù)產(chǎn)生LCD顯示所需要的行同步信號(hào)HSYNC、幀同步信號(hào)VSYNC、輸出像素時(shí)鐘信號(hào)DCLK、復(fù)位信號(hào)rst＿n、數(shù)據(jù)使能端控制信號(hào) DE［7－8］，如圖4所示。LCD 的顯示驅(qū)動(dòng)原理是采用逐行順序掃描方式進(jìn)行的，這種掃描方式循環(huán)周期很短，使得液晶顯示屏上呈現(xiàn)穩(wěn)定的圖像效果。在行場(chǎng)時(shí)序的控制下屏幕從左到右（受行同步信號(hào)HSYNC控制），從上到下（受幀同步信號(hào)VSYNC控制）開(kāi)始逐行顯示。本設(shè)計(jì)所用AT070TN84TFT液晶屏采用DE模式顯示。

圖4 TFT-LCD控制器IP核Fig.4 IP core of TFT-LCD controller

下面主要介紹一下上述的幾個(gè)信號(hào)：

（1）輸出像素時(shí)鐘信號(hào)DCLK：在一個(gè)DCLK周期中完成一個(gè)像素點(diǎn)的顯示，在DCLK的高電平時(shí)讀入像素?cái)?shù)據(jù)，在其上升沿時(shí)將數(shù)據(jù)寫(xiě)到TFT LCD上顯示。驅(qū)動(dòng)每個(gè)像素點(diǎn)的數(shù)據(jù)進(jìn)入LCD。同時(shí)作為其他信號(hào)的基準(zhǔn)時(shí)鐘。

（2）行同步信號(hào)HSYNC：它的一個(gè)周期tHP包括4個(gè)時(shí)間段：行同步低電平tHW、行消隱后肩tHBP、行有效顯示tHV、行消隱前肩tHFP。行消隱后肩、行消隱前肩保證了行掃描的同步性。在每個(gè)HSYNC行有效顯示tHV高電平時(shí)完成一行共800個(gè)像素的顯示，DCLK產(chǎn)生800個(gè)周期。在HSYNC有效之前插入tHFP為210個(gè)DCLK，有效之后插入tHBP為45個(gè)DCLK，然后再開(kāi)始下一行的掃描。

（3）幀同步信號(hào)VSYNC：它的一個(gè)周期tVP也包括4時(shí)間段：幀同步低電平tVW、幀消隱后肩tVBP、幀有效顯示tVV、幀消隱前肩tVFP。每掃描完一幀（480行）后，立即插入1個(gè)VSYNC信號(hào)，該信號(hào)告訴LCD屏，新的一幀開(kāi)始。同樣，在VSYNC有效之前插入tVFP為132個(gè)HSYNC，有效之后插入tVBP為22個(gè)HSYNC。

（4）數(shù)據(jù)使能端控制信號(hào)DE：它控制顯示數(shù)據(jù)的傳輸，只有當(dāng)DE為高電平時(shí)，顯示數(shù)據(jù)才能傳輸?shù)絃CD內(nèi)顯示，其有效寬度為800個(gè)DCLK。

設(shè)計(jì)TFT-LCD的像素時(shí)鐘為40MHz，設(shè)f為刷新率，則有：

將上述各模塊進(jìn)行封裝，生成圖4TFT-LCD控制器IP核元件符號(hào)。

3.4 Nios II調(diào)試

采用 Nios II 11.0Software Build Tools for Eclipse（32bite）開(kāi)發(fā)工具，進(jìn)行軟件測(cè)試。軟件測(cè)試主要是測(cè)試LCD控制器是否能正確工作。首先往SDRAM中寫(xiě)入預(yù)定的圖片數(shù)據(jù)來(lái)初始化顯存，然后通過(guò)編程將相應(yīng)的時(shí)序配置參數(shù)（HP＝1 056；HW＝1；HBP ＝45；HV ＝800；HFP＝210；VP＝635；VW＝1；VBP＝22；VV＝480；VFP＝132）寫(xiě)入LCD控制器中，同時(shí)將SDRAM幀緩沖區(qū)的首地址、LCD控制器地址、幀緩沖區(qū)大小寫(xiě)入到DMA控制器，啟動(dòng)DMA控制器觀察顯示屏的顯示輸出是否正確。Nios II中部分代碼如下：

4 仿真與實(shí)驗(yàn)

TFT-LCD控制器設(shè)計(jì)過(guò)程中，采用 Modelsim SE10.0c軟件仿真，仿真結(jié)果如圖5，結(jié)果表明顯示控制器顯示時(shí)序正確。（為了顯示清晰，在仿真時(shí)將TFT-LCD控制器的時(shí)序參數(shù)進(jìn)行了一定比例的縮放。）

圖5 仿真圖形Fig.5 Simulation graphics

在硬件測(cè)試平臺(tái)上，使用Quartus II 11.0軟件完成硬件設(shè)計(jì)［10］。調(diào)試IP核時(shí)，采用Quartus II自帶的SignalTap II Logic Analyzer進(jìn)行邏輯分析，分析結(jié)果如圖6。表明該控制器可正常工作。SignalTap II與Modelsim軟件仿真不同，利用JTAG在線(xiàn)仿真，更準(zhǔn)確的觀察數(shù)據(jù)的變化，方便調(diào)試。

圖6 邏輯分析儀顯示圖Fig.6 Graphic from Logic Analyzer

實(shí)驗(yàn)測(cè)試顯示效果如圖7所示，表明圖像顯示清晰，色彩豐富，沒(méi)有閃屏、錯(cuò)行等現(xiàn)象，視覺(jué)效果良好，達(dá)到了預(yù)期的目標(biāo)。

圖7 實(shí)驗(yàn)結(jié)果顯示Fig.7 Experimental results display

5 結(jié) 論

具有參數(shù)化組件的SOPC-IP核設(shè)計(jì)可以有效地實(shí)現(xiàn)了800×480分辨率，16bit顏色深度的AT070TN84彩色圖形顯示控制，具有良好的可配置性、復(fù)用性和移植性。

設(shè)計(jì)中若使用乒乓顯存作為數(shù)據(jù)緩存模塊，CPU和LCD控制器在Avalon總線(xiàn)上不會(huì)因?yàn)楦?jìng)爭(zhēng)帶寬而影響性能，會(huì)顯著提高系統(tǒng)的性能，但是成本太大。本設(shè)計(jì)使用Quartus II自帶的FIFO宏模塊，再配合DMA在很大程度上減輕了CPU資源占有率，與乒乓顯存就“性?xún)r(jià)比”方面比較，F(xiàn)IFO較優(yōu)。若要實(shí)現(xiàn)一些高端的應(yīng)用，再考慮乒乓顯存。

本設(shè)計(jì)觸摸輸入與顯示的功能還未考慮進(jìn)去，這也是液晶屏控制器需要設(shè)計(jì)不足之處，這部分的完善設(shè)計(jì)有待下一步研究。

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SOPC design on LCD controller based on NiosII

SONG Yue1＊，LU Jun-ping1，2，LEI Rui-ting1，CHEN Wei1，CHENG Bo1，2

（1.CollegeofElectronicsEngineering，DongguanUniversityofTechnology，Dongguan523808，China；2.SchoolofElectronicandInformationEngineering，SouthChinaUniversityof Technology，Guangzhou510640，China）

In order to realize SOPC controller design on TFT-LCD，IP core of TFT-LCD controller based on Nios II was designed by FPGA-EP4CE6F17C8and Verilog language.TFT-LCD controller was consisted of the Nios II soft-core processor，SDRAM controller，JTAG UART，LCD controller，Avalon bus for a full-color AT070TN84 TFT-LCD.Nios II soft-core processor was designed as core，IP cores such as SDRAM controller，TFT-LCD controller were connected to Nios II by Avalon bus，IP core design of TFT-LCD controller was mainly completed by such modules as the Avalon bus interface module，DMA module，F(xiàn)IFO module and the timing generator module.The color graphics display control wtih 800×480resolution，16bit color depth was achieved.Display experiment showed it was of stable，clear images，rich colors，no splash screen，wrong line and other phenomena，good visual effect.Design was of good configurability，reusability and portability.Practice proved that the SOPC design was effective.The design principle，control system simulation and experiment method，process were presented in the paper，relevant links of IP controller core design was mainly focused on at the same time.

Nios II；SOPC-IP；LCD controller；DMA

＊通信聯(lián)系人，E-mail：eda815＠163.com

TP274；TM935

A

10.3788／YJYXS20142901.0048

2013-06-17；

2013-07-19.

國(guó)家自然科學(xué)重大基金項(xiàng)目 （No.10890095）；國(guó)家自然科學(xué)基金科學(xué)儀器基礎(chǔ)研究專(zhuān)款項(xiàng)目（No.11127508）；東莞市2012年科技計(jì)劃項(xiàng)目（No.2012108102040）；東莞市2010年科技計(jì)劃重點(diǎn)項(xiàng)目（No.201010814001）

宋躍 （1963－），男，湖南邵陽(yáng)人，教授，研究方向?yàn)殡娐放c系統(tǒng)、電子測(cè)量與儀器、嵌入式系統(tǒng)。E-mail：eda815＠163.com