韋素芬

(集美大學(xué)信息工程學(xué)院，福建 廈門 361021))

0 引言

當(dāng)今，對(duì)于多數(shù)集成電路設(shè)計(jì)公司來(lái)說(shuō)，橋接故障的測(cè)試仍舊是一個(gè)較新的領(lǐng)域，甚至橋接故障測(cè)試覆蓋率仍未被納入產(chǎn)品測(cè)試的要求中．但是，由于工藝尺寸減小和密集度增大，勢(shì)必引入更多的橋接故障，這種趨勢(shì)會(huì)使得橋接故障測(cè)試日益重要，尤其對(duì)于那些應(yīng)用于醫(yī)療電子和汽車電子領(lǐng)域的、要求零缺陷的集成電路芯片．

作為傳統(tǒng)固定型故障模型，N重固定測(cè)試的測(cè)試對(duì)象是芯片中所有的固定故障候選點(diǎn)，其測(cè)試結(jié)果可以覆蓋一部分橋接故障．大量的研究結(jié)果[1－3]表明:隨著N的增大，橋接故障測(cè)試覆蓋率會(huì)有小幅提高，但提高幅度與N的增大遠(yuǎn)不成比例，并且N增大的代價(jià)是需要大量測(cè)試圖形，經(jīng)濟(jì)性差．內(nèi)置多重固定測(cè)試與N重固定測(cè)試原理基本相同，是N重固定測(cè)試的一種替代型測(cè)試，但是橋接故障測(cè)試覆蓋率仍舊不高，測(cè)試的有效性改善不明顯[4]．深亞微米工藝下橋接故障的發(fā)生與版圖情境密切相關(guān)．但傳統(tǒng)N重固定測(cè)試和內(nèi)置多重固定測(cè)試與版圖物理位置無(wú)關(guān)，且對(duì)于橋接故障測(cè)試是非針對(duì)性的．

確定性橋接故障測(cè)試法的研究對(duì)象是芯片中容易發(fā)生橋接故障的所有候選點(diǎn)，是否為候選點(diǎn)應(yīng)基于器件的版圖信息[5]來(lái)判斷．相比N重固定測(cè)試和內(nèi)置多重固定測(cè)試來(lái)說(shuō)，橋接故障測(cè)試的針對(duì)性強(qiáng)、測(cè)試覆蓋率相對(duì)高[6]．但是該方法在業(yè)界仍未被廣泛采用的原因是:自動(dòng)測(cè)試向量生成 (Automatic Test Pattern Generation，ATPG)時(shí)間非常長(zhǎng)，測(cè)試圖形數(shù)量巨大，在整體產(chǎn)品測(cè)試時(shí)，不得不去除大量的測(cè)試圖形，測(cè)試覆蓋率較高的優(yōu)點(diǎn)有可能隨之喪失了[7－10]．本文基于版圖信息，提出7種橋接故障候選點(diǎn)的物理模型，并給出候選點(diǎn)提取的方法．同時(shí)提出以確定性橋接故障測(cè)試為主體的測(cè)試方法，在流程上先采用內(nèi)置多重固定測(cè)試，可覆蓋到一定數(shù)量的確定性橋接故障候選點(diǎn)．

1 橋接故障候選點(diǎn)的物理模型

深亞微米工藝的復(fù)雜性，使得橋接缺陷不僅發(fā)生于信號(hào)線之間邊對(duì)邊緊密相鄰的這一種情境[3]．本文充分考慮工藝步驟造成缺陷的可能性，提出了7種橋接故障的物理模型:邊對(duì)邊;角對(duì)角;線端;通孔對(duì)通孔;寬線上的邊對(duì)邊;通孔的角對(duì)角;最小線寬的邊對(duì)邊．

1.1 邊對(duì)邊

如圖1a所示，同層的兩根并行相鄰金屬線，間距為設(shè)計(jì)規(guī)則要求的最小間距“d”，當(dāng)其平行長(zhǎng)度大于等于“l(fā)”時(shí)，可能發(fā)生橋接故障．

1.2 角對(duì)角

如圖1b所示，同層兩根金屬線的角和角相鄰，則當(dāng)角和角之間的間距等于“d1”時(shí)有可能發(fā)生橋接故障．以曼哈頓 (Manhattan)形式繞線的兩條最小距離為“d”(最小間距)的金屬線，其角和角之間的距離

1.3 線端

如圖1c所示，位于同層同繞線通道的兩根金屬線，當(dāng)同時(shí)滿足下面3個(gè)條件時(shí)有可能發(fā)生橋接故障:線的終端相對(duì)的兩個(gè)平行截面之間的間距等于最小間距“d”;最寬線的寬度大于等于“w”;最短線的長(zhǎng)度大于等于“l(fā)”．

1.4 通孔對(duì)通孔

如圖1d所示，同層正對(duì)相鄰的兩個(gè)通孔，其正對(duì)兩平行截面的間距等于最小間距“d”時(shí)有可能發(fā)生橋接故障．

1.5 寬線上層的邊對(duì)邊

如圖1e所示，寬金屬線 (通常為電源線)，其上層有兩根平行金屬線，其間距“d2”大于最小間距“d”．但由于芯片制造過(guò)程中，生成寬金屬線的化學(xué)機(jī)械拋光 (CMP)步驟會(huì)使得寬線的凹陷效應(yīng)更顯著，寬線水平面的變形，也會(huì)影響其上層的兩平行線之間容易發(fā)生橋接故障．

1.6 通孔的角對(duì)角

如圖1f所示，同層非正對(duì)的兩個(gè)通孔，只要它們之間有角和角相鄰，則當(dāng)角和角之間的間距等于“d1”時(shí)有可能發(fā)生橋接故障．通孔邊延長(zhǎng)線之間平行線間距為最小間距“d”，通孔角和角之間的距離

1.7 最小線寬的邊對(duì)邊

如圖1g所示，同層的兩根相鄰金屬線，且至少其中一根是設(shè)計(jì)規(guī)則規(guī)定的最小寬度的線，當(dāng)其間距等于最小間距“d”，且正對(duì)平行長(zhǎng)度大于等于“l(fā)”時(shí)，可能發(fā)生橋接故障．

圖1 橋接故障候選點(diǎn)的物理模型Fig.1 Physical models of bridging fault candidates

2 提取橋接故障候選點(diǎn)

7種橋接故障模型均與“線對(duì)”和“通孔對(duì)”有關(guān)，其間距“d”為設(shè)計(jì)規(guī)則的最小間距 (寬線上層的邊對(duì)邊的間距“d2”除外)．平行長(zhǎng)度“l(fā)”越長(zhǎng)，發(fā)生故障可能性越大．“l(fā)”提取閾值設(shè)置是否合理決定了故障候選點(diǎn)的準(zhǔn)確性和數(shù)量，以及之后的ATPG時(shí)間和測(cè)試時(shí)間．這個(gè)閾值與工藝密切相關(guān)．本研究基于TSMC 90 nm工藝經(jīng)驗(yàn)值，以及測(cè)試中易發(fā)生橋接故障的經(jīng)驗(yàn)值，最終確定最小平行長(zhǎng)度“l(fā)”的閾值為1 μm:平行長(zhǎng)度大于等于1 μm即為橋接故障候選點(diǎn)．

2.1 提取橋接故障候選點(diǎn)的設(shè)計(jì)規(guī)則

候選點(diǎn)的提取方法:基于7種物理模型，在提取閾值限制下，編寫專門提取橋接故障候選點(diǎn)的設(shè)計(jì)規(guī)則．利用Mentor Graphics的Calibre DRC工具將“線對(duì)”和“通孔對(duì)”提取出[11]．本研究的提取規(guī)則按照TSMC DRC規(guī)則的命名要求，具體如下．

2.1.1 邊對(duì)邊的提取規(guī)則

采用線最小間距規(guī)則Mx.S.1，提取所有最小間距“線對(duì)”，再用平行長(zhǎng)度閾值“l(fā)”過(guò)濾．

2.1.2 角對(duì)角的提取規(guī)則

采用線最小間距規(guī)則Mx.S.1和拐角線最小間距規(guī)則Mx.S.5，提取所有間距為“d1”的“線對(duì)”．

2.1.3 線端的提取規(guī)則

提取3個(gè)參數(shù)，之間為“與”的關(guān)系，提取滿足條件的“線對(duì)”，如圖1c，1)兩線正對(duì)截面間最小間距為“d”:提取規(guī)則為Mx.S.1;2)兩線之最寬線的寬度為“w”:提取規(guī)則為Mx.W.1;3)兩線之最短線的長(zhǎng)度為“l(fā)”:用最小面積 (提取規(guī)則為 Mx.A.1)除以最小寬度 (提取規(guī)則為Mx.W.1)來(lái)提?。?/p>

2.1.4 通孔對(duì)通孔的提取規(guī)則

采用通孔最小間距規(guī)則VIAx.S.1，提取所有最小間距“通孔對(duì)”．

2.1.5 寬線上層的邊對(duì)邊的提取規(guī)則

提取2個(gè)參數(shù)，之間為“與”的關(guān)系，如圖1e，1)上層兩平行線的間距為“d2”:提取規(guī)則為Mx.S.1，設(shè)置此間距為最小間距的1.5倍:d2=1.5×d;2)其下層的寬金屬線面積大于等于2.25，用最小面積 (提取規(guī)則為Mx.A.1)提出．

2.1.6 通孔的角對(duì)角的提取規(guī)則

采用通孔最小間距規(guī)則VIAx.S.1和拐角通孔最小間規(guī)則VIAx.S.5，提取所有間距為“d1”的“通孔對(duì)”．

2.1.7 最小線寬的邊對(duì)邊的提取規(guī)則

采用最小寬度線的最小間距規(guī)則M1.S.2，提取所有“線對(duì)”;再用平行長(zhǎng)度閾值“l(fā)”過(guò)濾．

2.2 提取出的故障候選點(diǎn)的示意

圖2是Calibre DRV工具顯示出測(cè)試芯片1局部的版圖．在這部分電路版圖中包含3種物理模型所表征的若干個(gè)橋接故障候選點(diǎn) (邊對(duì)邊、線端、角對(duì)角)．在圖2中，綠色為第一層金屬線 (M1)，紅色為有源區(qū)，藍(lán)色為“線對(duì)”之間故障候選點(diǎn)．

圖2 提取出的橋接故障候選點(diǎn)Fig.2 Extracted bridging fault candidates

3 綜合型測(cè)試流程

本文提出的以確定性橋接故障測(cè)試作為主體的綜合型測(cè)試方法，其橋接故障候選點(diǎn)是提取出的“線對(duì)”和“通孔對(duì)”，以4點(diǎn)主控型行為模型[5]對(duì)它們進(jìn)行ATPG．具體流程如圖3所示．

圖3 橋接故障的綜合型測(cè)試方法流程圖Fig.3 The integrated bridging fault test flow

該流程的核心思想是要進(jìn)行針對(duì)固定故障進(jìn)行的ATPG和測(cè)試．那么首先需生成固定測(cè)試所用的內(nèi)置多重固定測(cè)試 (或N重固定測(cè)試)圖形，再作故障排序 (fault grading)分析．由于固定測(cè)試勢(shì)必覆蓋到部分橋接故障點(diǎn)，那么在總的橋接故障候選點(diǎn)中先去除掉這些已覆蓋到的橋接故障點(diǎn)，再對(duì)剩下的故障候選點(diǎn)采用確定性橋接故障測(cè)試法生成測(cè)試圖形．

該流程的優(yōu)點(diǎn):確定性橋接故障測(cè)試基于物理信息，必須在整個(gè)芯片版圖設(shè)計(jì)完成后才能提取候選點(diǎn)、進(jìn)行ATPG，浪費(fèi)設(shè)計(jì)周期．而傳統(tǒng)內(nèi)置多重固定測(cè)試 (或N重固定測(cè)試)只需門級(jí)邏輯網(wǎng)表，在版圖開(kāi)始前就可以進(jìn)行ATPG．將兩者結(jié)合的綜合型測(cè)試可有效利用設(shè)計(jì)周期，用數(shù)量較少測(cè)試圖形即可實(shí)現(xiàn)高測(cè)試覆蓋率．

對(duì)流程圖的兩點(diǎn)說(shuō)明:1)采用本研究提出的7種物理模型和提取方法來(lái)生成總橋接故障候選點(diǎn)序列;2)在固定測(cè)試階段采用N重固定測(cè)試或內(nèi)置多重固定測(cè)試，最終得到橋接故障測(cè)試覆蓋率幾乎無(wú)差異;以內(nèi)置多重固定測(cè)試取代N重固定測(cè)試，可大幅度地減少測(cè)試圖形數(shù)量、節(jié)約測(cè)試時(shí)間．

4 ATPG結(jié)果與分析

兩個(gè)測(cè)試芯片均采用TSMC CMOS90 nm工藝．測(cè)試芯片1共有180000個(gè)掃描寄存器，測(cè)試芯片2共有50000個(gè)掃描寄存器．按照?qǐng)D3表征的綜合型測(cè)試流程進(jìn)行ATPG、仿真驗(yàn)證和結(jié)果分析．表1對(duì)比列出了測(cè)試芯片1和測(cè)試芯片2的固定測(cè)試的ATPG時(shí)間長(zhǎng)度、測(cè)試圖形的數(shù)量、測(cè)試覆蓋率．同樣，表2對(duì)比列出了測(cè)試芯片1和測(cè)試芯片2的橋接故障綜合型測(cè)試的ATPG時(shí)間長(zhǎng)度、測(cè)試圖形的數(shù)量、測(cè)試覆蓋率．

4.1 固定測(cè)試

由表1可看出:測(cè)試芯片1的固定測(cè)試覆蓋率達(dá)到96%以上，測(cè)試芯片2的固定測(cè)試覆蓋率達(dá)到98%以上;由表1對(duì)于固定測(cè)試，采用內(nèi)置多重固定測(cè)試最有效——以相對(duì)較短的固定測(cè)試ATPG時(shí)間和較少的固定測(cè)試圖形數(shù)量，達(dá)到了相對(duì)較高的固定測(cè)試覆蓋率．

表1 固定測(cè)試的ATPG結(jié)果對(duì)比Tab.1 The ATPG result comparison of stuck-at test

4.2 橋接故障測(cè)試

1)采用確定性橋接故障測(cè)試方法來(lái)針對(duì)性地測(cè)橋接故障，比用固定測(cè)試法來(lái)測(cè)橋接故障，其橋接故障測(cè)試覆蓋率顯著提高:芯片1的橋接故障測(cè)試覆蓋率從85%提高到90%(見(jiàn)表1)．芯片2的橋接故障測(cè)試覆蓋率從86%提高到89%(見(jiàn)表1)．

2)本研究提出的綜合型方法，在保持確定性橋接故障測(cè)試的高覆蓋率基礎(chǔ)上，不僅充分地利用版圖完成前的設(shè)計(jì)時(shí)間，而且縮短了ATPG時(shí)間．更重要的是，很大程度上減少了測(cè)試圖形數(shù)量 (從表2可得)，這樣會(huì)大幅節(jié)約芯片測(cè)試時(shí)間，提高測(cè)試效率和效益．

3)從表2還可以看出:在綜合型測(cè)試方法中，在固定測(cè)試階段采用內(nèi)置多重固定測(cè)試法，最終得到的橋接故障測(cè)試ATPG結(jié)果最優(yōu):以合理的ATPG時(shí)間實(shí)現(xiàn)較高的橋接故障測(cè)試覆蓋率，且測(cè)試圖形數(shù)最少．

表2 綜合型橋接故障測(cè)試流程的ATPG結(jié)果對(duì)比表Tab.2 The ATPG result comparison of integrated bridging fault test flow

5 結(jié)束語(yǔ)

本研究為了準(zhǔn)確而完整地提取橋接故障候選點(diǎn)，提出7種基于版圖的橋接故障物理模型，并且給出對(duì)每種故障候選點(diǎn)進(jìn)行提取的DRC規(guī)則．為減少確定性橋接故障的測(cè)試時(shí)間，本文提出了將內(nèi)置多重固定測(cè)試和確定性橋接故障測(cè)試相結(jié)合的綜合型方法．用兩個(gè)測(cè)試芯片對(duì)傳統(tǒng)N重固定測(cè)試、內(nèi)置多重固定測(cè)試和以確定性橋接故障測(cè)試為主體的綜合型測(cè)試進(jìn)行了全面地比較，驗(yàn)證了綜合型測(cè)試流程的有效性．在沒(méi)有引入新的測(cè)試負(fù)擔(dān)的情況下，充分利用現(xiàn)有的工程方法進(jìn)行有效地配合使用，取得了更好的測(cè)試效果．

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