鐘惠球 林盛鑫 丁福財

數字存儲示波器采樣信息處理系統(tǒng)的設計與實現(xiàn)

鐘惠球1林盛鑫2丁福財3

（1.東莞理工學院 資產后勤管理處，廣東東莞 523808；2.東莞理工學院 電子工程學院，廣東東莞 523808；3.東莞理工學院 總務部，廣東東莞 523106）

提出采用現(xiàn)場可編程邏輯器件（FPGA）來設計數字存儲示波器的采樣信息處理系統(tǒng)，大大提高了系統(tǒng)設計的靈活性，硬件功能像軟件一樣可通過編程來修改，可快速更改數據采樣方法，修正采樣錯誤，有效地提高數字存儲示波器的采樣效率和數據的可靠性。

數字存儲示波器；可編程邏輯器件；鎖相環(huán)；分頻器；等效采樣

隨著大規(guī)模集成電路技術、信號分析與處理技術及嵌入式微處理器軟硬件技術的迅速發(fā)展，現(xiàn)代電子測量技術與儀器領域也在不斷探討新的儀器結構和新的測試理論及方法［1］。數字存儲示波器作為電子測量系統(tǒng)中應用最為普遍的電子測量儀器之一。國外智能化數字電子測量儀發(fā)展迅速，正逐步取代采用大量分立組件和集成塊，電路復雜，體積龐大，操作繁的傳統(tǒng)電子測量儀器，正以高頻率、高帶寬、高智能和高集成方向發(fā)展。而目前國內數字示波器技術發(fā)展與國外相比，仍存在很大的距離，在生產和研究中使用的高端電子測量儀器還基本上靠進口，而且價格昂貴。數字存儲示波器集A/D技術、ASIC技術、FPGA技術、ARM技術，LCD顯示技術于一體［2］，具有極高的技術含量、很強的實用性和巨大的市場潛力。這對我國電子測量儀器的設計理論和方法提出了新的挑戰(zhàn)，促使我們在引進、消化、吸收國外新型電子測量儀的基礎上，盡快推出具有自主知識產權的智能化數字電子測量儀。

1 數字存儲示波器采樣信息處理系統(tǒng)的總體設計

數字存儲示波采用雙處理器（ARM+FPGA）的嵌入式系統(tǒng)設計［2］方案，ARM內嵌WINCE操作系統(tǒng)，采樣信息處理系統(tǒng)主要在FPGA里完成。如圖1所示：

圖1 采樣信息處理系統(tǒng)功能模塊圖

本設計采用了硬件描述語言（VHDL），通過從上層到下層逐層描述的設計模式，在FPGA里實現(xiàn)了采樣信息處理系統(tǒng)功能，把采樣信息處理系統(tǒng)主要分為PLL鎖相環(huán)功能模塊、分頻器功能模塊、FIFO功能模塊、等效采樣功能模塊、芯片驅動功能模塊［3］和ARM接口通信控制模塊，這些模塊都是通過VHDL代碼實現(xiàn)的，并非真實存在這些模塊芯片，而是由FPGA通過VHDL語言對硬件進行描述例化而成。每個模塊的實現(xiàn)都必須了解其模塊對應的硬件的功能與原理［3］。

由圖1可知FPGA的各模塊之間的關系，圖2為采樣信息處理系統(tǒng)具體數據采樣流程圖。

圖2 采樣信息處理系統(tǒng)數據采樣流程圖

2 數字存儲示波器采樣信息處理系統(tǒng)的主要模塊設計

2.1 ARM接口通信控制模塊設計

ARM接口通信控制模塊為主要的控制模塊，主要有兩個作用：

1）減少ARM接口的占用。由于ARM作為主控芯片的控制模塊，引腳數量有限。如果ARM接口直接與FPGA接口相連，會占用ARM過多的接口。

2）減少ARM和FPGA相連的信號線存在各種干擾，由于有時會出現(xiàn)毛刺現(xiàn)象，會影響測量效果，降低了測量的穩(wěn)定準確。

2.2 PLL模塊設計

PLL是一種反饋環(huán)路［4］，主要組成包括相位相位頻率檢測器（PFD）、電葆泵（CP）、環(huán)路濾波器（LF），壓控振蕩器（VCO）和反饋計數器M。主要作用就是把內部/外部時鐘的相位和頻率同步于輸入參考時鐘，共同完成相位調整。PLL鎖相環(huán)技術在FPGA中的應用，其實就是一個時鐘合成器，采用過Quartus II的MegaWizard外掛插件管理器實現(xiàn)PLL的設計。

2.3 FIFO模塊設計

FIFO是RAM的一種，通過Quartus II的LPM/MegaFunction宏功能模塊庫，同時采用MegaWizard外掛插件管理器實現(xiàn)FIFO的設計。首先選擇FIFO的深度，這里選擇8位。接著選擇觸發(fā)方式，然后選擇讀時鐘與寫時鐘等等，使用MegaWizard外掛插件管理器可以完成，在這里不再贅述。最后生成FIFO的例化元件。

2.4 分頻器功能模塊設計

分頻器功能模塊，實際是一個時鐘分配器，因為PLL輸出有限，且占用較多的系統(tǒng)資源，分頻器對從PLL輸出的時鐘進行再次倍頻和分頻處理，分頻器比較靈活，可以通過編程，設計各種各樣的頻率。每個功能模塊都需要時鐘作為時序驅動，此模塊比較重要，時序錯誤，將影響整個模塊的穩(wěn)定性與準確性。本課題需要設計一個可設預置數的分配器，主要的功能是當輸入端輸入給定的不同數據時，將對輸入的時鐘信號有不同的分頻比，由計數值可并行預置的加法計數器設計而成［5］。如圖3所示。

端口說明：

CLK為時鐘輸入端，由PLL與一個輸出端作為分頻器的時鐘上。其時鐘值為1 GHz。

CLR為復位信號，讓計算器重新計數。

D［19..0］為預置值輸入端，是一個20位的預置值，因最小輸出值設為1 KHz，通過計算從1 GHz分頻為1 KHz，需要220，即20位。

FOUT為輸出端，輸出其預置值對應的需求輸出值。

2.5 等效采樣功能模塊設計

等效采樣功能模塊包括被測信號與等效時鐘信號處理兩部分［6］。前者用來計數被測信號的頻率，后者用于完成計算等效采樣頻率以及計算采樣點數，再參與等效采樣的采樣點序列排序算法運算。

圖3 分頻器功能模塊例化組件

3 數字存儲示波器采樣信息處理系統(tǒng)的實驗結果分析

通過等效采樣功能模塊與FIFO功能模塊分別得到采樣點的電壓值與采樣點的序列值，把數據傳送到ARM，由WINCE進行進一步的處理，圖4為被測信號在示波器上的波形，直接連接示器觀看。記下波形，目的是為了與通過采樣信息處理系統(tǒng)后重現(xiàn)被測信號波形作比較。

圖4 被測信號波形圖

圖5 被測信號重現(xiàn)波形圖

圖5 為該采樣信息處理系統(tǒng)對被測信號進行等效采樣后得到的波形重現(xiàn)，與圖4作比較可知，與被測信號仍存在著一定差異，經過分析，需要加入排除毛刺和隨機干擾信號，一般通過兩種方法來進行，第一種方法是延時技術，主要在信號上設置微量的延時，或延時采樣，使處理過的信號在輸出能避開毛刺，一般的操作是通過使用時序組件來實現(xiàn)延時的目的，另一種方法就是增加一個信號濾波器，把毛刺和隨機干擾信號濾掉，主要的方法是增加D觸發(fā)器，當多個D觸發(fā)器的輸出都為1時才確定為真正的觸發(fā)，有效排除了非真實信號觸發(fā)的可能性，如圖6所示。

圖6 被測信號重現(xiàn)波形圖（增加D觸發(fā)器）

4 結語

通過使用VHDL語言，使用QuartusII為FPGA的集成開發(fā)平臺，根據FPGA與VHDL的開發(fā)流程，詳細給出了各個功能模塊的實現(xiàn)過程。完成在FPGA可編程器件上實現(xiàn)數字存儲示波器的采樣信息處理系統(tǒng)，還需增加更多的模塊來完善系統(tǒng)的不細致的部分。

［1］ 杜吉偉.示波器的技術和市場發(fā)展［J］.電子質量，2008（4）：40-42.

［2］ 李儀，潘佑華.基于FPGA和ARM的數字存儲示波器控制系統(tǒng)的設計［J］.計算機測量與控制，2010，18（3）：575-579.

［3］ 林盛鑫，鐘惠球，黃丁香.基于FPGA的數字存儲示波器對外圍芯片的控制設計［J］.東莞理工學院學報，2013，10（20）：20-26.

［4］ 邵帥，李曼義，劉丹非，等.全數字鎖相環(huán)及其數控振蕩的FPGA設計［J］.現(xiàn)代電子技術，2008，10（273）：1-6.

［5］ 賈米娜.一種基于FPGA的分頻器實現(xiàn)［J］.機械管理開發(fā)，2006（1）：100-102.

［6］ 任斌，余成，陳衛(wèi)，等.基于EDA技術的等效采樣的設計實現(xiàn)［J］.微計算機信息，2007，23（52）：293-295

Design and Implementation of SamplingInformation Processing System in DSO

ZHONG Hui-qiu1LIN Sheng-x in2DING Fu-cai3

（1.Logistics and Management Division，Dongguan University of Technology，Dongguan 523808，China；2.College of Electronic Engineering，Dongguan University of Technology，Dongguan 523808，China；3.General Affairs Department，Dongguan University of Technology，Dongguan 523106，China）

This thesis makes use of field programmable logic device（FPGA）to design a sampling digital storage oscilloscope Information Processing module，greatly improving the flexibility of system design.Hardware functions can be changed as software can be programmed.Moreover，you can ruickly change the data sampling methods and correct sampling errors in order to increase the sampling efficiency of digital storage oscilloscope and data reliability.

FPGA；Phase-Locked Loop；divider；eruivalent sampling

TN77

A

1009—0312（2014）03—0017—04

2014-06-03

鐘惠球（1980—），男，廣東東莞人，工程師，主要從事軟件工程研究。