校建鋒 熊碧霞 劉林濤

（中國船舶重工集團公司第七二二研究所 武漢 430079）

1 引言

隨著ADC、DSP和FPGA器件的發(fā)展，高速數(shù)字信號處理也在不斷的發(fā)展。高速采集卡是高速數(shù)字信號處理的平臺，高速采集卡的性能直接影響到數(shù)字信號處理單元的工作［1］。高速ADC芯片是高速數(shù)字信號處理技術(shù)的關(guān)鍵器件之一，ADC芯片的采樣速率、采樣精度、無雜散動態(tài)范圍等參數(shù)都不同程度決定著模擬信號數(shù)字化以后信號的質(zhì)量，采用具有高采樣率、高精度的ADC芯片做模數(shù)轉(zhuǎn)換，設(shè)計合理的模擬前端，并在布局布線時做精心設(shè)計，才有可能設(shè)計出高速、高性能的寬帶采集卡。

2 電路設(shè)計及其功能

2.1 采集卡功能結(jié)構(gòu)

通用的采集卡主要由三部分構(gòu)成：模擬前端、ADC、DSP，其功能結(jié)構(gòu)如圖1所示［3］。

圖1 采集卡功能結(jié)構(gòu)圖

圖1中SMA為模擬信號輸入接口、模擬前端對輸入的模擬信號進行調(diào)理、ADC芯片將模擬信號轉(zhuǎn)換為數(shù)字信號、DSP／FPGA芯片對數(shù)字信號進行處理［2］。

2.2 高速ADC芯片

高速ADC一般為非緩沖ADC，非緩沖ADC或開關(guān)電容型ADC具有時變輸入阻抗，在高中頻情況下較難設(shè)計；使用非緩沖ADC，任何情況下都應以跟蹤模式進行輸入匹配，并利用制造商提供輸入阻抗表進行設(shè)計［4］。

本設(shè)計中選用TI公司生產(chǎn)的ADS62P49模數(shù)轉(zhuǎn)換芯片，最高采樣率在LVDS模式下為250Mbps，在CMOS模式下為210Mbps。ADS62P49芯片具有DC偏置校正功能，在250Mbps采樣率時功率為1.25W，外部輸入的采樣時鐘幅度可低至400mVpp，同時支持內(nèi)部或外部參考電平［6］。

理論上來講，ADC能夠采集到的信號為最高采樣率的一半，即在LVDS模式下，ADC能夠采集125MHz的模擬信號；在CMOS模式下能夠采集最高105MHz的模擬信號。

2.3 模擬前端設(shè)計

ADC模擬前端是確定轉(zhuǎn)換器接收并采樣的信號或信息質(zhì)量的關(guān)鍵部分，前端的設(shè)計可以選用變壓器（巴倫）、運算放大器或者RC網(wǎng)絡來進行。前端的設(shè)計有七個參數(shù)至關(guān)重要，它們是輸入阻抗、電壓駐波比（VSWR）、通帶平坦度、帶寬、信噪比（SNR）、無雜散動態(tài)范圍（SFDR）和輸入驅(qū)動電平。

輸入阻抗是設(shè)計或負載的額定特征阻抗，大多數(shù)情況下為50Ω；電壓駐波比是一個無量綱參數(shù)，反映的是在目標帶寬內(nèi)，有多少功率被反射到負載中，它還與輸入驅(qū)動電平有關(guān)；通帶平坦度通常指額定帶寬內(nèi)容許的波動／紋波量；帶寬指系統(tǒng)所用的頻率起點與終點之差，可窄可寬；信噪比要求由整個系統(tǒng)的噪聲電平設(shè)計決定；無雜散動態(tài)范圍要求由整個系統(tǒng)的動態(tài)范圍決定；輸入驅(qū)動電平與帶寬、輸入阻抗和VSWR特性有關(guān)。

ADC前端本質(zhì)上有三種類型：基帶型、帶通或超奈奎斯特（有時也稱為窄帶）型以及寬帶型，如圖2所示。

圖2 基帶、帶通與寬帶

基帶設(shè)計要求的帶寬是從DC（或低MHz區(qū)）到轉(zhuǎn)換器的奈奎斯特頻率，這類設(shè)計可以采用放大器或變壓器（巴倫）。帶通設(shè)計意味著只使用轉(zhuǎn)換器帶寬的一小部分，在高中頻時，只需要20MHz～60MHz帶寬，這種設(shè)計通常使用變壓器或巴倫，若是較高頻率下的SFDR性能足夠，也可以使用放大器。寬帶設(shè)計通常指需要全部帶寬的設(shè)計，帶寬范圍為DC（或低MHz區(qū)）至＋GHz區(qū)，通常采用寬帶巴倫設(shè)計，但是，隨著放大器設(shè)計技術(shù)的發(fā)展，使用寬帶的低噪聲放大器幾乎可以實現(xiàn)所有類型的模擬前端。

ADC前端設(shè)計一般分為五個步驟：一是了解系統(tǒng)和設(shè)計要求，二是確定ADC的輸入阻抗，三是確定ADC的基本性能，四是選擇變壓器及與負載匹配的無源元件，五是對設(shè)計進行基準測試。

本設(shè)計選用差分運算放大器AD8352來設(shè)計模擬前端，模擬前端帶寬為DC至2.2GHz（10dB增益），單端輸入差分輸出，輸入阻抗為50Ω。AD8352可以通過外部電阻調(diào)節(jié)放大器增益，增益可調(diào)范圍為：3dB～25dB，也可以通過外部電阻和電容來調(diào)節(jié)通帶增益平坦度。AD8352是單端或差分輸入轉(zhuǎn)差分輸出，3V～5.5V單電源供電［11］。

2.4 原理圖設(shè)計

本設(shè)計中高速寬帶采集卡上的ADC芯片為雙通道獨立工作模式，ADC芯片的工作模式配置引腳CTRL1－3應全部接GND。ADC的串行接口與FPGA的GPIO連接，可以通過FPGA對ADC進行配置。另外需要注意，ADC數(shù)字輸出端為1.8V COMS或LVDS電平，在FPGA中應選擇獨立的bank，并配置為對應的接口電平來接收ADC的數(shù)字信號［6］，本設(shè)計中選擇FPGA芯片BANK1的I／O做為ADC的數(shù)字信號接口，其電平可以選擇為1.8V也可以選擇3.3V。在設(shè)計原理圖時，完成ADC與FPGA及模擬前端各個信號的連接后應對特殊的信號進行屬性設(shè)置，尤其是對模擬輸入信號的差分屬性設(shè)置，ADC芯片ADS62P49有兩個通道，每個通道由一對差分線輸入，每個通道的輸出為七對差分線傳送的差分數(shù)字信號，在選擇FPGA與ADC數(shù)字信號連接的引腳時，要注意選擇可以做為差分對的I／O引腳與ADC數(shù)字輸出端的七對差分信號相連，并在每對引腳之間串聯(lián)49.9Ω的精密電阻，以吸收尖峰脈沖防止信號的反射。ADC與FPGA設(shè)計原理圖如圖3所示［8］。

本設(shè)計中，ADC模擬前端為單端輸入差分輸出，輸入阻抗為50Ω，要求模擬帶寬為DC至150MHz，放大器的增益可根據(jù)輸入信號的大小進行調(diào)整，RGP和RGN之間的電阻值越大，AD8352的增益越小，反之，增益越大。改變放大增益，需要同時調(diào)整通帶平坦度，不同的增益平坦度通過調(diào)整RDP和RDN引腳之間并聯(lián)的電阻和電容值來調(diào)整。AD8352由一個5V電源單獨供電，參考電平VCM為1.5V，由ADC芯片的CM引腳提供。ADC前端設(shè)計采用33Ω串行電阻標準，如圖4所示，串聯(lián)33Ω的電阻可以優(yōu)化ADC輸入端的源阻抗，并最大程度地減少返回到模擬前端的“反沖”或電荷注入，它能夠優(yōu)化ADC內(nèi)部采樣網(wǎng)絡的建立，提供更高的線性度，從而優(yōu)化轉(zhuǎn)換器的SFDR性能。這里要注意是，ADC前端設(shè)計串聯(lián)的電阻值并不是固定的33Ω，每一種ADC都有略微的不同，可以根據(jù)實測的結(jié)果，選用一系列的電阻逐個試驗，直到找到最合適的電阻值，試驗的電阻值范圍通常是10Ω～140Ω。本設(shè)計模擬前端設(shè)計原理圖如圖4所示［5］。

圖3 ADC與FPGA設(shè)計原理圖

ADC的采樣時鐘可以由FPGA產(chǎn)生，也可以從外部輸入，采樣時鐘電路是單端輸入差分輸出，輸入阻抗為50Ω。本設(shè)計選用 WBC1－1TL或ADT1－1WT變壓器來實現(xiàn)，變壓器屬于無源器件，不增加噪聲，也不消耗功率，本設(shè)計中采樣率為200MHz，使用變壓器處理時鐘，能夠更好地保持SNR和SFDR性能。本設(shè)計中ADC采樣時鐘電路原理圖如圖5所示。

2.5 PCB設(shè)計

ADC芯片的PCB設(shè)計要求通常不出現(xiàn)在它的數(shù)據(jù)表中，但信號和功率布局可能會極大影響轉(zhuǎn)換器性能，低劣的布局會導致性能下降。正確的去耦、接地和信號調(diào)節(jié)有助于提高系統(tǒng)性能。在設(shè)計中，如果電路未能包含足夠的解耦電容，則電路會“看到”過多的電源噪聲，由于ADC具有有限的PSRR特性，因此這些噪聲將耦合進入模擬輸入，并破壞ADC數(shù)據(jù)的數(shù)字輸出“頻譜”，另外，噪聲可能會調(diào)制ADC的時鐘信號，這會把噪聲與模擬輸入卷積起來，并導致額外寄生信號。本設(shè)計中對ADC及模擬前端的布局布線如圖6和圖7所示。

ADC及模擬前端PCB設(shè)計時，應優(yōu)先保證模擬信號走線，走頂層，以GND層做參考，中間不能跨層，模擬信號兩邊用模擬地進行隔離（包括頂層和底層），如PCB頂層和底層視圖中所示。差分線嚴格按照差分走線要求進行設(shè)計，盡可能不跨層，并以GND層為參考層進行走線。ADC為64QFN封裝，底部是一個7.4mm＊7.4mm的焊盤，需要在PCB上進行分割接地處理，如PCB頂層視圖中所示，由16個過孔將焊盤劃分為9個面積相同的正方形小塊兒，在PCB的背面同樣位置，放置一個同樣大小的焊盤，并在制板時標識此焊盤上面噴錫，不能覆蓋綠油。這樣處理可以使芯片焊接牢固，在芯片正常工作時良好散熱，從而發(fā)揮最佳的性能。ADC采樣時鐘可以從PCB外部輸入，也可以由FPGA提供，在本設(shè)計中可以通過電阻來選配。

圖4 模擬前端設(shè)計原理圖

圖5 采樣時鐘設(shè)計原理圖

圖6 PCB頂層視圖

圖7 PCB底層視圖

3 Stp測試結(jié)果

ADS62P49為雙通道ADC，為了便于說明，用通道1模數(shù)轉(zhuǎn)換后的信號做參考信號，其模擬輸入端輸入1MHz的正弦波，通道2輸入不同頻率的信號，然后從FPGA仿真工具Stp中觀察ADC轉(zhuǎn)換后的數(shù)字信號的波形。測試時，ADC采樣頻率為200MHz，模擬前端輸入信號的頻率分別為10KHz、25MHz、50MHz、100MHz，為便于觀察，10KHz設(shè)置為占空比為50%的方波，僅觀察其正半周期，其它輸入信號為正弦波［7，10］。

3.1 低頻信號測試

ADC通道1輸入1MHz正弦波，通道2輸入10KHz方波，在FPGA中用Stp仿真工具采集到的信號如圖8所示。由測試結(jié)果可以看到，通道1一個周期有200個采樣點，即 T1／Ts＝200（Ts為ADC采樣周期），即fs／f1＝200，則f1頻率為fs／200＝200MHz／200＝1MHz，通道2正半周期有10000個采樣點，則整個周期有20000個采樣點，即可算出其頻率為200MHz／20000＝10KHz［9］。

圖8 Stp中10KHz信號測試結(jié)果

3.2 8倍采樣結(jié)果

ADC通道1輸入1MHz正弦波，通道2輸入25MHz方波，在FPGA中用Stp仿真工具采集到的信號如圖9所示。由測試結(jié)果可以看到，通道2一個周期有8個采樣點，即可得出其頻率為200MHz／8＝25MHz。

圖9 Stp中25MHz信號測試結(jié)果

3.3 4倍采樣結(jié)果

ADC通道1輸入1MHz正弦波，通道2輸入50MHz方波，在FPGA中用Stp仿真工具采集到的信號如圖10所示。由測試結(jié)果可以看到，通道2一個周期有4個采樣點，即可得出其頻率為200MHz／4＝50MHz。

圖10 Stp中50MHz信號測試結(jié)果

3.4 2倍采樣結(jié)果

圖11 Stp中100MHz信號測試結(jié)果

ADC通道1輸入1MHz正弦波，通道2輸入100MHz方波，在FPGA中用Stp仿真工具采集到的信號如圖11所示。由測試結(jié)果可以看到，通道2一個周期有2個采樣點，即可得出其頻率為200MHz／2＝100MHz。

4 結(jié)語

本文提出了一種基于ADS62P49的高速寬帶采集卡的設(shè)計，給出了設(shè)計的原理圖及PCB，并給出了設(shè)計原理圖及PCB過程中應該注意的問題及相應的處理方法，最后給出了在FPGA的仿真工具Stp中測試出的ADC轉(zhuǎn)換器采集到的各種頻率的信號的波形，驗證了高速寬帶采集卡的性能。

［1］黃麗蓮，李子緒.高性能中頻采樣系統(tǒng)的設(shè)計與實現(xiàn)［J］.電子設(shè)計工程，2012，18（12）：1－4.

［2］張樂，張新軍，施聰，等.中頻采樣的原理及其應用［J］.通信技術(shù)，2001（9）：8－11.

［3］張俊杰，章鳳麟，葉家駿.高速數(shù)據(jù)采集系統(tǒng)設(shè)計［J］.計算機工程，2009，35（1）：207－210.

［4］Stephen H.Lewis，Paul R.Gray.A Pipelined 5－M／s 9－bit Analog－to－Digital Convert［J］.IEEE J.Solid－State Circuits，1987，22（12）：954－961.

［5］Ahmed M.A.Ali，Andy Morgan，Chris Dillon，et al.A 16b250MS／s IF－Sampling Pipelined A／D Converter With Background Calibration［C］／／ISSCC，2010，Dig.Tech.，2010：292－294.

［6］Texas Instruments.ads62p49Datasheet.Slas635B－A－pril 2009－Revised［Z］.Janrary 2011.

［7］R.Kumar，D.Taggart，G.Goo.Performance Analysis of Analog－to－Digital Converters for Wideband Digitally Modulated Signals［C］／／2004IEEE Aerospace Conference Proceedings，2004：1375－1382.

［8］董振龍，董惠，武錦.基于FPGA的高速ADC測試平臺的設(shè)計［J］.計算機測 量與控制，2012，20（9）：2072－2374.

［9］IEEE Standards Board.IEEE Std 1241－2000IEEE Standard for Terminology and Test Methods for Analog－to－Digital Converters［S］.2001－06.

［10］王衛(wèi)江，陶然.高速ADC的性能測試［J］.電子技術(shù)應用，2004（2）：339－341.

［11］Analog Device Inc.AD8352Datasheet（EB／OL）.（2008－07）［2010－05－10］.http：／／www.analog.com／static／imported－files／data＿sheets／AD8352.pdf.