尚 凡 李 帥

(91388部隊(duì)94分隊(duì) 湛江 524022)

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通用魚雷合作聲信標(biāo)信號(hào)發(fā)生器設(shè)計(jì)與實(shí)現(xiàn)*

尚 凡 李 帥

(91388部隊(duì)94分隊(duì) 湛江 524022)

針對(duì)原有魚雷合作聲信標(biāo)信號(hào)產(chǎn)生電路使用分立元件設(shè)計(jì)實(shí)現(xiàn),長(zhǎng)期服役可靠性下降、功能單一、體積龐大等缺點(diǎn),提出借助大規(guī)模集成電路,采用“單MCU方案”設(shè)計(jì)實(shí)現(xiàn)了新型數(shù)字化信號(hào)發(fā)生器。該信號(hào)發(fā)生器性能與原系統(tǒng)完全兼容,在大幅提高可靠性與可維修性的同時(shí),提供了信號(hào)體制設(shè)定功能,增強(qiáng)產(chǎn)品使用的靈活性;采用多種電氣隔離手段,確保其能夠在強(qiáng)電磁干擾環(huán)境中可靠工作。

魚雷合作聲信標(biāo); 通用信號(hào)源; AVR單片機(jī); 電氣隔離

Class Number TJ630.6

1 引言

聲自導(dǎo)魚雷是潛艇平臺(tái)不可或缺的水下重要?dú)⑹诛滴淦鳌楸Ｕ细餍汪~雷順利開展海上試驗(yàn),需建設(shè)配套的雷上合作聲信標(biāo)。該信標(biāo)裝備安裝于被測(cè)魚雷雷體上,在魚雷航行時(shí),按照特定信號(hào)體制發(fā)射合作聲信號(hào),配合靶場(chǎng)其他測(cè)量系統(tǒng)完成魚雷水下航行彈道、末彈道的測(cè)量任務(wù)。現(xiàn)有雷上信標(biāo)為20世紀(jì)80年代英國同類裝備的仿制產(chǎn)品,其內(nèi)部電路均采用分立元件組成,不但體積龐大、功能單一,使用靈活性差,而且長(zhǎng)期使用后其可靠性程度顯著下降。因此,本文提出借助現(xiàn)代電子技術(shù),設(shè)計(jì)實(shí)現(xiàn)新型合作信標(biāo)通用數(shù)字化信號(hào)產(chǎn)生器。

2 信號(hào)發(fā)生器功能及技術(shù)指標(biāo)

在兼容原有合作信標(biāo)裝備前提下,為滿足不同試驗(yàn)任務(wù)需求,研制模塊需要實(shí)現(xiàn)的各項(xiàng)功能與技術(shù)參數(shù)有:

1) 能夠不改變?cè)袝r(shí)統(tǒng)設(shè)備接口功能的前提下,實(shí)現(xiàn)強(qiáng)電磁環(huán)境下的時(shí)間同步功能,同步精度小于5μs;同步后,3小時(shí)內(nèi)同步精度優(yōu)于200μs。

2) 能夠按照信號(hào)體制設(shè)置參數(shù)與魚雷航深信息,連續(xù)輸出低頻段與高頻段同步窄脈沖信號(hào)。

3) 能夠通過硬件開關(guān)或檢查臺(tái)軟件兩種方式,更改高低頻段信號(hào)體制。低頻通道周期可選,頻率可選,單雙脈沖可設(shè)置;高頻通道可設(shè)置是否關(guān)閉,并選擇單雙脈沖。

4) 能夠?qū)崟r(shí)記錄魚雷航行深度信息,并事后可通過串口總線將數(shù)據(jù)上傳至檢查計(jì)算機(jī)。

3 模塊方案設(shè)計(jì)

根據(jù)模塊功能與參數(shù)指標(biāo),給出三種實(shí)現(xiàn)設(shè)計(jì)方案:

3.1 單FPGA方案

圖1 單FPGA方案框圖

如圖1,使用一片現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片作為主控芯片,使用Verilog硬件語言在芯片內(nèi)部實(shí)現(xiàn)信號(hào)生成模塊、異步串口通訊模塊、ADC接口邏輯模塊以及Flash芯片接口模塊等。根據(jù)FPGA芯片內(nèi)部工作原理,可認(rèn)為其是由大量數(shù)字邏輯門及觸發(fā)器組成,因此,特別適合用于數(shù)字脈沖分頻、計(jì)數(shù)及雙脈沖信號(hào)生成等應(yīng)用。但由于其內(nèi)部沒有集成模擬數(shù)字轉(zhuǎn)換器、FLASH儲(chǔ)存空間,必須引入ADC與FLASH芯片完成模塊功能。

該方案優(yōu)點(diǎn):

1) 只使用一枚FPGA作為主控芯片,硬件結(jié)構(gòu)較為簡(jiǎn)單,可靠性較強(qiáng)。

2) FPGA芯片工作原理特別適合信號(hào)源模塊中的時(shí)鐘守時(shí)、數(shù)字脈沖信號(hào)分頻計(jì)數(shù)、雙脈沖信號(hào)生成及信號(hào)調(diào)制等任務(wù)。

缺點(diǎn):

1) FPGA內(nèi)部沒有集成模擬數(shù)字轉(zhuǎn)換器及Flash儲(chǔ)存器,必須引入ADC與FLASH芯片完成模塊部分功能。

2) ADC、UART及Flash接口邏輯模塊內(nèi)部邏輯關(guān)系復(fù)雜,設(shè)計(jì)及調(diào)試難度較大。

3.2 FPGA+MCU方案

為充分發(fā)揮FPGA芯片在數(shù)字脈沖信號(hào)生成方面的優(yōu)勢(shì),簡(jiǎn)化其他模塊接口邏輯設(shè)計(jì)難度,如圖方案2,引入一枚微控制器MCU模塊負(fù)責(zé)深度信號(hào)采集、處理、保存和與計(jì)算機(jī)通訊等任務(wù)。其基本工作原理是:上電后,MCU首先按照原有的設(shè)置參數(shù)配置FPGA芯片;FPGA內(nèi)部信號(hào)生成模塊完成時(shí)鐘同步與守時(shí)功能;MCU根據(jù)深度信息是否過深度門限,打開或關(guān)閉SAT及MDT信號(hào)輸出;MCU將采集到的深度信息經(jīng)濾波后,通過通用IO口送給FPGA芯片,以控制雙脈沖時(shí)間間隔;MCU在主循環(huán)中接收處理檢查臺(tái)串口信息,并記錄深度信息至內(nèi)部Flash中。

圖2 FPGA+MCU方案框圖

方案優(yōu)點(diǎn):

1) 由于MCU的引入,在充分利用FPGA芯片完成信號(hào)生成任務(wù)的同時(shí),保證其內(nèi)部時(shí)序邏輯簡(jiǎn)單可靠,將邏輯較復(fù)雜的功能交由MCU完成。

2) 利用MCU豐富的外部模塊資源(如ADC、Flash、UART等),使用軟件方式完成深度的采集、處理及保存功能,并實(shí)現(xiàn)與檢查臺(tái)PC機(jī)通訊功能。

3) 在實(shí)驗(yàn)室狀態(tài)下,可使用MCU內(nèi)部定時(shí)器資源對(duì)FPGA輸出信號(hào)包絡(luò)、載波進(jìn)行信號(hào)檢測(cè),完成系統(tǒng)檢測(cè)功能。

缺點(diǎn):

1) 同時(shí)使用MCU與FPGA兩枚主控芯片,系統(tǒng)軟硬件復(fù)雜度提高、可靠性下降,當(dāng)MCU出現(xiàn)死機(jī)等情況時(shí),FPGA也不能按照設(shè)置狀態(tài)正常工作。

2) 當(dāng)使用MCU完成信號(hào)包絡(luò)、載波檢測(cè)功能時(shí),MCU軟件復(fù)雜度較高。

3.3 單MCU方案

另一種方案是除去FPGA芯片,只采用一枚MCU作為主控芯片來完成時(shí)統(tǒng)同步、守時(shí)、深度采集處理、高低頻通道信號(hào)生成、串口通訊等所有模塊功能。如圖3所示,該方案工作原理為:上電后,MCU按照原有信號(hào)參數(shù),配置內(nèi)部計(jì)數(shù)器模塊,輸出高低頻通道載波信號(hào),打開同步中斷允許;MCU根據(jù)深度信息是否過深度門限,打開或關(guān)閉脈沖包絡(luò)產(chǎn)生中斷允許;根據(jù)魚雷航深信息設(shè)置信號(hào)雙脈沖間隔。

方案優(yōu)點(diǎn):

1) 只是用MCU模塊所有功能,硬件結(jié)構(gòu)最為簡(jiǎn)單,不需要外部擴(kuò)展ADC及Flash芯片,相同條件下硬件可靠性只受MCU元器件影響。

圖3 單MCU方案框圖

2) 舍去了復(fù)雜的接口電路與軟件設(shè)計(jì)工作,充分使用MCU軟件控制靈活的特點(diǎn),系統(tǒng)實(shí)現(xiàn)工作量較小,最適合實(shí)驗(yàn)室原理樣機(jī)研制。

缺點(diǎn):

1) 由于MCU內(nèi)部定時(shí)器作為通用資源已經(jīng)固化在芯片內(nèi)部,其完成兩路雙脈沖信號(hào)生成任務(wù)時(shí)靈活性較FPGA弱。在MCU選型時(shí),應(yīng)選擇內(nèi)含計(jì)數(shù)器功能強(qiáng)大、配置靈活且能夠直接生成PWM信號(hào)的元器件。

2) 使用MCU完成雙脈沖信號(hào)生成功能,不可避免地需要實(shí)時(shí)根據(jù)航行深度使用軟件修改定時(shí)器配置寄存器,更改脈沖邊沿位置?？赡艽嬖谝蛑袛嗷蜍浖帉懖划?dāng)導(dǎo)致的信號(hào)輸出錯(cuò)誤,因此,軟件的編寫需要融入一定技巧確保任何情況下信號(hào)輸出穩(wěn)定可靠。

4 系統(tǒng)硬件框圖

綜合考慮設(shè)計(jì)三種方案優(yōu)缺點(diǎn),設(shè)計(jì)采用“單MCU方案”完成合作信標(biāo)通用數(shù)字信號(hào)產(chǎn)生模塊原理樣機(jī)工作。模塊硬件框圖如圖4所示。

MCU采用ATMEL公司生產(chǎn)的AVRmega128單片機(jī),該芯片內(nèi)部集成有128kB Flash儲(chǔ)存空間,四個(gè)獨(dú)立的計(jì)數(shù)器單元(每個(gè)計(jì)數(shù)器包含三個(gè)PWM信號(hào)生成單元),AD轉(zhuǎn)換器,UART模塊等豐富的內(nèi)部資源較適合本項(xiàng)目應(yīng)用。設(shè)計(jì)中選擇不穩(wěn)定度小于1×10-9的5MHz恒溫晶振作為單片機(jī)芯片時(shí)鐘,確保了系統(tǒng)同步守時(shí)精度與信號(hào)產(chǎn)生精度。其內(nèi)部資源分配為:使用“外部中斷0(INT0)”完成時(shí)鐘同步功能;使用內(nèi)部“計(jì)數(shù)器1(TCNT1)”完成守時(shí)、返檢、高低頻通道包絡(luò)生成功能;使用“異步通信單元0(UART0)”完成與PC機(jī)通訊功能;使用“模擬數(shù)字轉(zhuǎn)換器通道0(ADC0)”完成航行深度采集功能;使用內(nèi)部Flash數(shù)據(jù)空間保存深度信息。

在不更改時(shí)統(tǒng)設(shè)備原有接口情況下,同時(shí)使用其±5V同步脈沖作為差分信號(hào)輸入合作信標(biāo)系統(tǒng),完成信號(hào)同步動(dòng)作。能夠大幅提高時(shí)鐘同步可靠性,確保系統(tǒng)在強(qiáng)電磁環(huán)境下亦不會(huì)發(fā)生誤同步現(xiàn)象。

圖4 通用合作信標(biāo)信號(hào)產(chǎn)生模塊框圖

采用全雙工的RS422總線實(shí)現(xiàn)與PC機(jī)通訊功能,與RS232總線相比,在不需要更改PC機(jī)檢測(cè)軟件的前提下,大幅提高總線通訊可靠性與傳輸速率。

“差分同步信號(hào)”轉(zhuǎn)“TTL同步信號(hào)”,TTL電平返檢信號(hào)與檢測(cè)信號(hào)輸出及RS422電平轉(zhuǎn)換等硬件單元,均使用具有電源隔離功能的成品模塊或芯片,徹底將合作信標(biāo)系統(tǒng)、雷體、檢查臺(tái)系統(tǒng)地線進(jìn)行隔離,確保魚雷航行中或?qū)嶒?yàn)室檢測(cè)時(shí),系統(tǒng)與外部系統(tǒng)相互電氣干擾。

使用硬件開關(guān)與檢測(cè)軟件相結(jié)合的方法,完成信號(hào)體制的選擇功能。硬件開關(guān)設(shè)置通道擁有最高權(quán)限,若使用硬件開關(guān)設(shè)置,軟件設(shè)置參數(shù)將自動(dòng)失效。確保在魚雷技術(shù)準(zhǔn)備時(shí),若檢查臺(tái)計(jì)算機(jī)出現(xiàn)問題,也能對(duì)合作信標(biāo)完成信號(hào)體制配置功能。采用5V與12V DC-DC模塊為系統(tǒng)供電。12V電源為恒溫晶振、壓力傳感器供電,5V電源為信號(hào)源其他芯片供電。在單片機(jī)外部,使用74LS00與非門完成信號(hào)調(diào)制。

5 設(shè)計(jì)難點(diǎn)

由于原理樣機(jī)采用“單MCU方案”方案,而沒有采用更加靈活的FPGA芯片完成低頻、高頻兩通道雙脈沖信號(hào)生成功能,因此,設(shè)計(jì)難點(diǎn)在于如何充分發(fā)揮單片機(jī)內(nèi)部資源特別是定時(shí)器資源,可靠完成信號(hào)源模塊要求的信號(hào)產(chǎn)生、時(shí)間同步及守時(shí)等功能,并確保軟件操作不會(huì)破壞信號(hào)連續(xù)產(chǎn)生的穩(wěn)定性。

AVRmega128單片機(jī)每部含有兩個(gè)16位計(jì)數(shù)器與兩個(gè)8位計(jì)數(shù)器單元,每個(gè)計(jì)數(shù)器又包含一個(gè)自清零寄存器ICR和三個(gè)脈沖比較計(jì)數(shù)器OCR可完成PWM信號(hào)生成功能。本文使用一個(gè)16位計(jì)數(shù)器(TCNT3)產(chǎn)生f1的低頻載波信號(hào),一個(gè)8位計(jì)數(shù)器(TCNT0)產(chǎn)生f2的低頻載波信號(hào),一個(gè)16位計(jì)數(shù)器(TCNT1)完成同步、守時(shí)、返檢輸出、高頻通道與低頻通道的包絡(luò)產(chǎn)生功能。圖5為定時(shí)器1(TCNT1)工作原理框圖。

圖5 定時(shí)器1(TCNT1)工作原理框圖

其工作原理描述如下:

1) 恒溫晶振輸出的5MHz基準(zhǔn)脈沖作為單片機(jī)系統(tǒng)主頻引入MCU后,通過預(yù)分頻器(÷8)送入計(jì)數(shù)器1。

2) 計(jì)數(shù)器1對(duì)分頻后的信號(hào)連續(xù)計(jì)數(shù),并根據(jù)設(shè)置在與自清零寄存器ICR1A相等(ICR1A=62500)時(shí)自動(dòng)清零,并給出中斷信息(100ms中斷)。以100ms時(shí)間間隔完成系統(tǒng)守時(shí)功能。

3) 在外部中斷接收到同步信號(hào)時(shí),對(duì)計(jì)數(shù)器1異步清零,完成系統(tǒng)同步功能。

4) 脈沖比較計(jì)數(shù)器OCR1A、OCR1B、OCR1B與計(jì)數(shù)寄存器TCNT1比較,相等時(shí),硬件自動(dòng)產(chǎn)生返檢或包絡(luò)信號(hào)脈沖上下邊沿,并輸出到芯片IO口,完成系統(tǒng)低頻段、高頻段通道包絡(luò)及返檢信號(hào)輸出功能。

假設(shè)低頻段周期設(shè)置為1.6s,以低頻段脈沖包絡(luò)為例介紹雙脈沖包絡(luò)信號(hào)產(chǎn)生的軟件設(shè)置原理。

圖6 脈沖包絡(luò)產(chǎn)生原理示意圖

圖6中,低頻段脈沖周期為1.6s,包含16次100ms中斷信息。

1) 每個(gè)低頻段周期內(nèi),當(dāng)?shù)?5個(gè)100ms發(fā)生時(shí)(即位置(1)),打開脈沖比較計(jì)數(shù)器OCR1B中斷,設(shè)置當(dāng)計(jì)數(shù)器為0時(shí),生成上升沿;

2) 當(dāng)OCR1B第一次發(fā)生(即位置(2)),重新設(shè)置OCR1B,于1.24ms(脈寬)時(shí)刻生成下降沿;

3) 當(dāng)OCR1B第二次發(fā)生(即位置(3)),第一個(gè)包絡(luò)脈沖已經(jīng)生成,讀取程序主循環(huán)中ADC測(cè)量結(jié)果(即深度信息),計(jì)算并設(shè)置第二脈沖上升沿位置;

4) 當(dāng)OCR1B第三次發(fā)生(即位置(4)),重新設(shè)置OCR1B,于“位置(3)時(shí)刻”+1.24ms(脈寬)處生成下降沿;

5) 當(dāng)OCR1B第四次發(fā)生(即位置(5)),該低頻段周期雙脈沖包絡(luò)生成完畢,關(guān)閉OCR1B中斷允許,關(guān)斷脈沖生成功能,等待至第15個(gè)100ms發(fā)生時(shí)進(jìn)入步驟1)。

返檢信號(hào)、高頻段包絡(luò)生成方法基本一致,不再贅述。該方法巧妙地使用了定時(shí)器1內(nèi)部集成的豐富中斷資源與PWM生成功能,在每個(gè)脈沖邊沿發(fā)生之前在中斷服務(wù)程序中設(shè)置邊沿位置及方向,能夠確保信號(hào)生成不會(huì)因?yàn)檐浖僮鞔嬖诓淮_定的時(shí)延。另外,由于留有充分的時(shí)間余量,因此即便有突發(fā)中斷產(chǎn)生也不會(huì)影響脈沖邊沿的生成,確保包絡(luò)生成穩(wěn)定連續(xù)可靠。

6 結(jié)語

新型魚雷聲信號(hào)源原理樣機(jī)能夠?qū)崿F(xiàn)同步、守時(shí)、低頻段與高頻段通道雙脈沖信號(hào)生成等功能。3小時(shí)守時(shí)精度優(yōu)于100μs,雙通道雙脈沖調(diào)制后信號(hào)輸出正?？煽?。雙通道脈沖信號(hào)經(jīng)死區(qū)控制電路二次調(diào)制后送入功率放大電路,功放輸出穩(wěn)定可靠。由于采用差分信號(hào)同步,差分總線信息功能,并進(jìn)行了完全電氣隔離,該產(chǎn)品抗干擾能力顯著提高,在強(qiáng)電磁環(huán)境下也能可靠工作。增設(shè)的信號(hào)體制設(shè)定功能工作可靠,配置靈活方便,能夠滿足雙雷齊射試驗(yàn)需求,有較好的實(shí)用價(jià)值。

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Design and Realization of Universal Signal Generation Circuit of Torpedo Synchronous Acoustic Beacons

SHANG Fan LI Shuai

(Unit 94, No. 91388 Troops of PLA, Zhanjiang 524022)

A digital signal generation circuit with VLSI and Single MCU scheme is designed to overcome the disadvantages of existing signal generation circuit designed with discrete component in torpedo synchronous acoustic beacons, such as reducing reliability with long-term service, single function, huge volume and so on. The digital signal generation circuit with the function of set signal parameters is not only completely compatible with original system, but also has the advantages of used flexibly, high reliability and maintainability. Meanwhile, manifold electrical isolation methods are used to insure the digital signal generation Circuit working reliably in strong electromagnetic interference environment.

torpedo synchronous acoustic beacons, universal signal generation circuit, AVR MCU, electrical isolation

2015年6月7日,

2015年7月19日

尚凡,男,助理工程師,研究方向:水聲信號(hào)處理。

TJ630.6

10.3969/j.issn.1672-9730.2015.12.038