李 峰

(中國(guó)電子科技集團(tuán)公司第20研究所，西安 710068)

?

一種基于寬帶信號(hào)的抽取濾波器設(shè)計(jì)

李 峰

(中國(guó)電子科技集團(tuán)公司第20研究所，西安 710068)

級(jí)聯(lián)積分梳狀(CIC)濾波器結(jié)構(gòu)簡(jiǎn)單，所耗邏輯資源少，廣泛用于高速抽取和插值操作，但處理寬帶信號(hào)的幅頻響應(yīng)不理想，難以滿足抗混疊性能。通過分析傳統(tǒng)CIC 濾波器結(jié)構(gòu)和功率譜密度，改進(jìn)型濾波器利用銳化級(jí)聯(lián)積分梳狀(SCIC)技術(shù)提高阻帶衰減并加入內(nèi)插二階多項(xiàng)式(ISOP)補(bǔ)償器降低帶內(nèi)容差，同時(shí)討論了現(xiàn)場(chǎng)可編程門陣列(FPGA)實(shí)現(xiàn)的硬件結(jié)構(gòu)和寄存器位寬。仿真驗(yàn)證了改進(jìn)型濾波器具有更好的通、阻帶特性。

級(jí)聯(lián)積分梳狀濾波器；內(nèi)插二階多項(xiàng)式補(bǔ)償器；幅頻響應(yīng)；阻帶抑制

0 引 言

級(jí)聯(lián)積分梳狀(CIC) 抽取濾波器由Hogenauer[1]提出，分解為積分器(遞歸部分)和梳狀器(非遞歸部分)兩部分，其傳遞函數(shù)為：

(1)

式中:N為CIC濾波器級(jí)數(shù)，決定阻帶衰減程度；R為微分延遲，取值為1或2，決定頻譜響應(yīng)中第一零點(diǎn)位置；M為抽取因子，由濾波器輸入、輸出采樣率決定，系數(shù)1/(MR) 確保0 dB的直流增益。其對(duì)應(yīng)的頻率響應(yīng)為：

(2)

實(shí)現(xiàn)時(shí)，可將M倍抽取器提到梳狀濾波器之前，使得積分器工作于輸入采樣率fs上, 而梳狀濾波器工作在抽取之后的低采樣率fs/M上，整個(gè)結(jié)構(gòu)只用到加法器和寄存器，顯著降低了硬件資源損耗[2]。

頻域上，CIC濾波器的零點(diǎn)位于fs/M(R=1)的整數(shù)倍處，抽取操作使得第一零點(diǎn)fs/M附近區(qū)域混疊到濾波器通帶中，如圖1所示。假設(shè)信號(hào)帶寬為fc，要求CIC濾波器的最小通帶截止頻率為fc，則fs/M-fc處的阻帶抑制和fc處的通帶衰減決定了濾波器的頻域性能。隨著fc的增加，幅頻曲線中的上述兩點(diǎn)逐漸靠近，CIC濾波器性能顯著下降。

針對(duì)寬帶信號(hào)，本文利用阻帶銳化和通帶補(bǔ)償技術(shù)對(duì)傳統(tǒng)CIC濾波器進(jìn)行改進(jìn)。濾波器設(shè)計(jì)輸入：輸入采樣頻率fs為160 MHz，抽取因子M為5，輸出采樣頻率為32 MHz，信號(hào)帶寬fc為9 MHz。設(shè)計(jì)指標(biāo)：通帶波動(dòng)小于1.5 dB，阻帶抑制大于50 dB。

圖1 CIC濾波器通帶、阻帶示意圖

1 CIC濾波器的改進(jìn)

1.1 阻帶銳化

通過復(fù)用3個(gè)基本CIC濾波器，一種名為SCIC的濾波器被提出，既保持了CIC 濾波器“Multip lier - Free”的特點(diǎn)[3], 阻帶衰減又得到顯著銳化，其傳遞函數(shù)為：

Hsharpen(z)=3H2(z)-2H3(z)

(3)

式中:H(z)為如式(1)所示的基本CIC濾波器傳遞函數(shù)。

圖2反映了4種級(jí)數(shù)SCIC濾波器的幅頻曲線，在24～26 MHz之間的4條曲線分別存在一個(gè)陷波點(diǎn)，該點(diǎn)位于阻帶內(nèi)，可忽略其對(duì)輸入信號(hào)的影響。由圖3可以看出，在相同微分延遲和抽取率的前提下，基本CIC濾波器的級(jí)數(shù)越高，SCIC濾波器的阻帶銳化效果越明顯，對(duì)于9 MHz的信號(hào)帶寬，SCIC濾波器采用級(jí)數(shù)1時(shí)，阻帶衰減(23 MHz頻率點(diǎn))僅為-40.7 dB，不滿足設(shè)計(jì)要求；采用級(jí)數(shù)2、級(jí)數(shù)3和級(jí)數(shù)4的阻帶衰減分別為-59.1 dB、-84.0 dB和-110 dB，級(jí)數(shù)4的阻帶衰減性能最優(yōu)?？紤]通帶波動(dòng)性能，級(jí)數(shù)3和級(jí)數(shù)4所對(duì)應(yīng)的通帶波動(dòng)均超過10 dB以上，顯著增加了通帶補(bǔ)償濾波器的設(shè)計(jì)壓力；而級(jí)數(shù)2的通帶波動(dòng)為-6.9 dB，將其補(bǔ)償至-1.5 dB的設(shè)計(jì)指標(biāo)具有可行性。綜合通帶波動(dòng)和阻帶抑制性能，本文選擇級(jí)數(shù)2的SCIC濾波器。

圖2 SCIC濾波器通帶波動(dòng)和阻帶抑制

(fs=160 MHz，M=5，R=1，fc=9)

1.2 通帶補(bǔ)償

為補(bǔ)償通帶6.9 dB的波動(dòng)，在SCIC濾波器之后級(jí)聯(lián)1個(gè)內(nèi)插二階ISOP濾波器[4]，傳遞函數(shù)和頻率響應(yīng)如下：

(4)

(5)

式中：I為正整數(shù)，為便于硬件實(shí)現(xiàn)，I是抽取因子M的整數(shù)倍。

本文設(shè)定I=M，系數(shù)1/|c+2|用于歸一化濾波器的直流增益。當(dāng)c<-2時(shí)，ISOP濾波器的幅頻特性在[0,fs/2M]內(nèi)單調(diào)遞增，恰好可以對(duì)SCIC濾波器的通帶衰減進(jìn)行有效補(bǔ)償。此外，ISOP濾波器的最小幅度響應(yīng)位于fs/M的整數(shù)倍處，與SCIC濾波器的零點(diǎn)重合，保證了補(bǔ)償后仍具有混疊抑制特性。

表1統(tǒng)計(jì)了SCIC濾波器加ISOP濾波器補(bǔ)償后，系數(shù)c對(duì)最大增益、通帶波動(dòng)和阻帶抑制的影響?？梢钥闯?，當(dāng)系數(shù)c=-3時(shí)，通帶內(nèi)過補(bǔ)償以致出現(xiàn)4.23 dB的正增益，且阻帶抑制小于50 dB；隨著系數(shù)c的減小，通帶補(bǔ)償效果降低而阻帶抑制性能有所提高，但提高效果減緩，綜合考慮后選擇c=-4作為ISOP濾波器的實(shí)現(xiàn)方案。

表1 系數(shù)c對(duì)改進(jìn)型濾波器的影響(fs=160 MHz，M=5，R=1，fc=9)

圖3給出了本文設(shè)計(jì)的改進(jìn)型濾波器、SCIC濾波器和傳統(tǒng)CIC濾波器的幅頻曲線，對(duì)比發(fā)現(xiàn)：改進(jìn)型濾波器在通帶波動(dòng)和阻帶抑制性能上是SCIC濾波器和CIC濾波器合理的折衷。

圖3 改進(jìn)型濾波器、SCIC濾波器和傳統(tǒng)CIC濾波器幅頻曲線(fs=160 MHz，M=5，R=1，fc=9)

2 FPGA實(shí)現(xiàn)

2.1 硬件結(jié)構(gòu)

改進(jìn)型濾波器由SCIC濾波器和ISOP濾波器串聯(lián)組成，而本文的SCIC濾波器又以2級(jí)傳統(tǒng)CIC濾波器為基礎(chǔ)。暫時(shí)不考慮直流增益因素，合并式(1)、式(3)和式(4)得到改進(jìn)型濾波器的傳遞函數(shù)HADV(z)為：

(1+cz-M+z-2M)

(6)

借鑒傳統(tǒng)CIC濾波器實(shí)現(xiàn)過程中將抽取器置于積分器和梳狀濾波器之間的方法，使得梳狀濾波器和ISOP濾波器的系數(shù)降低至原系數(shù)的1/M，這部分的硬件處理速度也降至原速度的1/M，既便于電路設(shè)計(jì)又降低硬件功耗?；谶@種方法，將式(6)進(jìn)行調(diào)整得到：

式中：中括號(hào)內(nèi)的減法運(yùn)算使得數(shù)據(jù)通路中存在2個(gè)分支，其中1個(gè)分支為2級(jí)傳統(tǒng)CIC濾波器，單級(jí)CIC濾波器群延遲為(M-1)/2，2級(jí)CIC濾波器的群延遲為(M-1)[5]，在該支路中再加入1個(gè)時(shí)鐘周期的延遲，使得支路延遲變?yōu)镸，為保證兩支路群延遲一致，另一支路中直接引入M時(shí)鐘周期延遲，并將M倍抽取器置于該延遲單元之前，從而降低支路的運(yùn)算速度。

通過上述分析，得到改進(jìn)型濾波器的硬件結(jié)構(gòu)如圖4所示。其中1/(1-z-1)和(1-z-1)為傳統(tǒng)CIC濾波器的積分和梳狀部分，乘(-2)、乘(-4)運(yùn)算可以利用移位操作實(shí)現(xiàn)，乘3運(yùn)算利用移位加法操作實(shí)現(xiàn)，整個(gè)濾波器不包含任何乘法電路，為現(xiàn)場(chǎng)可編程門陣列(FPGA)節(jié)省了大量邏輯單元。

圖4 改進(jìn)型濾波器的硬件結(jié)構(gòu)

2.2 寄存器位寬

改進(jìn)型濾波器包含積分運(yùn)算，即對(duì)輸入數(shù)據(jù)不斷累加，這要求內(nèi)部寄存器必須具有合理的位寬，否則中間運(yùn)算結(jié)果會(huì)發(fā)生溢出。寄存器位寬的設(shè)計(jì)原則為：保證改進(jìn)型濾波器在最大增益處不發(fā)生溢出。

首先分析改進(jìn)型濾波器的直流增益，傳統(tǒng)CIC濾波器直流增益為(RM)N[6]，在此基礎(chǔ)上結(jié)合式(3)和式(5)，得到改進(jìn)型濾波器的直流增益計(jì)算公式為：

(8)

在ISOP濾波器的補(bǔ)償作用下，如果最大增益發(fā)生在直流點(diǎn)，最大增益和直流增益計(jì)算公式相同；若ISOP濾波器過補(bǔ)償，如圖3所示，最大增益發(fā)生在某一頻點(diǎn)，則最大增益在直流增益的基礎(chǔ)上乘以一個(gè)增量因子KProd，該增量因子可以通過仿真獲得，根據(jù)表2中c取-4時(shí)最大增益為1.16 dB，得到本文改進(jìn)型濾波器的增量因子等于1.143。依據(jù)寄存器位寬設(shè)計(jì)原則，得到寄存器位寬WREG的計(jì)算公式為：

WREG=Win+log2KProd+2Nlog2(RM)+

(9)

式中：Win為濾波器輸入位寬。

將前面給出的設(shè)計(jì)輸入代入上述公式中得到改進(jìn)型濾波器的寄存器位寬為Win+17，即內(nèi)部寄存器位寬在輸入位寬的基礎(chǔ)上增加17位。

3 設(shè)計(jì)驗(yàn)證

采用Verilog語言對(duì)圖4所示的改進(jìn)型濾波器進(jìn)行描述，選用Xilinx公司XC7K325T芯片在Vivado14.3開發(fā)環(huán)境下仿真綜合。濾波器輸入、輸出位寬12位，內(nèi)部寄存器位寬29位，輸入采樣率160 MHz，5倍抽取，設(shè)計(jì)綜合后占用FPGA資源Slice 查找表(LUT) 498個(gè)、Slice 寄存器736個(gè)。

利用Vivado自帶的直接數(shù)字頻率綜合器(DDS) IP核輸出4 MHz的正弦信號(hào)，同時(shí)疊加上23 MHz、29 MHz的噪聲，產(chǎn)生如圖5所示的不規(guī)則信號(hào)并送入改進(jìn)型濾波器。上圖將仿真結(jié)果用模擬信號(hào)形式顯示，可以看出，濾波器將23 MHz和29 MHz的高頻噪聲濾除，保留4 MHz的正弦信號(hào)，與原4 MHz正弦信號(hào)相比僅幅值減小，減小程度由改進(jìn)型濾波器在4MHz頻點(diǎn)處的增益決定。圖5以數(shù)字形式的仿真結(jié)果顯示了濾波器輸出信號(hào)變化周期是32 MHz，實(shí)現(xiàn)了5倍抽取的功能。

圖5 改進(jìn)型濾波器仿真結(jié)果

4 結(jié)束語

將SCIC銳化技術(shù)和ISOP補(bǔ)償濾波器相結(jié)合，提出了一種改進(jìn)型抽取濾波器。與傳統(tǒng)CIC濾波器相比，該濾波器在通帶波動(dòng)和阻帶抑制上得到顯著提升。文中推導(dǎo)出改進(jìn)型濾波器的傳遞函數(shù)，對(duì)其分析后提出FPGA實(shí)現(xiàn)的硬件結(jié)構(gòu)，并將抽取器置于數(shù)據(jù)通路的合理位置，降低了部分模塊的處理速率，在邏輯資源損耗不變的前提下，有效節(jié)省了硬件功耗。仿真綜合驗(yàn)證了改進(jìn)型濾波器滿足設(shè)計(jì)指標(biāo)要求，使其在通信系統(tǒng)中具有較高使用價(jià)值。

[1] Hogenauer E B.An economical class of digital filters for decimation and interpolation[J].IEEE Transactions on Acoustic,Speech and Signal Processing,1981,29(4):155-162.

[2] 楊小牛，樓才義，徐建良.軟件無線電原理與應(yīng)用[M].北京:電子工業(yè)出版社，2001.

[3] Dolecek G J，Harris F.Design of CIC compensator filter in a digital IF receiver[A].2008 IEEE International Symposium on Communications and Information Technologies.Vientiane[C].Lao PDR,2008:638-643.

[4] Hyuk J O，Sunbi Kum，Choi Ginkyu，et al.On the use of interpolated second-order polynomials for efficient filter design in programmable downconversion[J].IEEE Journal on Selected Areas in Communications,1999,17(4): 212-217.

[5] 鄭瑾，葛臨東，李冰.CIC抽取濾波器的改進(jìn)及其FPGA 的實(shí)現(xiàn)[J].信息工程大學(xué)學(xué)報(bào)，2006,7(1): 57-59.

[6] 杜勇，路建功，李元洲.數(shù)字濾波器的MATLAB與FPGA實(shí)現(xiàn)[M].北京:電子工業(yè)出版社，2012.

Design of A Decimation Filter Based on Wideband Signal

LI Feng

(The 20th Research Institute of CETC,Xi’an 710068,China)

Cascaded integral comb (CIC) filters are widely used in high-speed decimation and interpolation operation due to the simple structure and fewer logical resources,but its amplitude-frequency response difficultly meets the anti-aliasing properties in dealing with broadband signals.After analyzing the traditional CIC filter structure and power spectrum density,this paper proposes a modified filter which uses sharpening cascaded integral comb (SCIC) technology to strengthen stopband attenuation and adds intertolated second polynomials (ISOP) compensator to reduce the in-band tolerance,discusses the hardware architecture of field programmable gate array (FPGA) realization and the bit width of register.The simulation verifies that the modified filter has better characteristics of pass-band and stop-band.

cascaded integral comb filter；intertolated second polynomials compensator；amplitude-frequency response；stopband rejection

2014-10-16

TN713.7

A

CN32-1413(2015)02-0093-04

10.16426/j.cnki.jcdzdk.2015.02.024