尤 帥，艾國潤，劉俐宏，楊赟秀，袁 菲，甄少偉*，賀雅娟，羅 萍

（1.電子科技大學電子薄膜與集成器件國家實驗室，成都610054；2.西南技術(shù)物理研究所，成都610041）

一種帶有亞穩(wěn)態(tài)消除電路的TDC設(shè)計方案*

尤 帥1，艾國潤1，劉俐宏1，楊赟秀2，袁 菲2，甄少偉1*，賀雅娟1，羅 萍1

（1.電子科技大學電子薄膜與集成器件國家實驗室，成都610054；2.西南技術(shù)物理研究所，成都610041）

時間間隔測量技術(shù)在原子物理、激光測距、定位定時等方面有著重要的應(yīng)用，因此，高精度的時間數(shù)字轉(zhuǎn)換電路TDC（Time-to-Digital Converter）在科學研究和工程實踐中扮演著重要的角色；本次提出的TDC設(shè)計方案功耗為400μW，工作在512 MHz，實現(xiàn)了250 ps的測量精度和1μs的測量范圍，但是TDC在進行時間間隔測量量化時往往受到亞穩(wěn)態(tài)制約。通過加入相位判斷邏輯，TDC的積分非線性降低到0.25 LSB，而差分非線性降低到了0.5 LSB，可以完全消除TDC量化時間間隔時遇到的亞穩(wěn)態(tài)問題。

科學研究和工程實踐；亞穩(wěn)態(tài)消除；相位判斷邏輯；時間間隔測量；時間數(shù)字轉(zhuǎn)換電路

時間間隔測量技術(shù)在原子物理、激光測距、定位定時等領(lǐng)域有著廣泛的應(yīng)用。此外，在工業(yè)控制以及視覺識別等領(lǐng)域中，時間間隔測量作為一種重要的鑒別和探測手段，對精度的要求非常嚴格，甚至達到了皮秒量級。因此，高精度的TDC電路有著重要的作用。

2008年，Minjae Lee［2］，Asad A Abidi在90 nm COMS工藝下，采用基于時間放大器的雙步測量法設(shè)計的TDC具有9 bit輸出和1.25 ps的精度；2010年，Nan Xing，Jong-Kwan Woo，Woo-Yeol Shin，Hyunjoong Lee，Suhwan Kim在0.18μm CMOS工藝下，采用循環(huán)游標延遲線法的TDC具有14.6 ps的精度和50 ns的動態(tài)范圍［3］。

而我國TDC的研究主要是基于FPGA來實現(xiàn)的。2006年，中國科技大學快電子學實驗室使用基于FPGA進位鏈法［4］實現(xiàn)了50 ps精度的TDC電路［5］，2011年，該實驗室在Virtex-4 FPGA上實現(xiàn)了9通道、時間精度達到9 ps的TDC［6］。2012年，哈爾濱工業(yè)大學喻明艷［7］等人采用具有一階噪聲整形的過采樣技術(shù)，設(shè)計的基于多路可控環(huán)形振蕩器的TDC，有效分辨率能達到5 ps，且其溫度穩(wěn)定性較好。

TDC在全數(shù)字鎖相環(huán)ADPLL（All-Digital Phase-Locked Loop）中也有著重要的應(yīng)用，文獻［8］設(shè)計的基于TDC的ADPLL實現(xiàn)了250 MHz的輸出頻率，鎖定時間為2μs，峰峰抖動為76 ps。本文的全數(shù)字時間數(shù)字轉(zhuǎn)換器TDC（Time-to-Digital Converter）設(shè)計方案采用延遲線和計數(shù)器兩級結(jié)構(gòu)對時間間隔進行量化。其中延遲線的設(shè)計引入了非線性性優(yōu)化技術(shù)［1］，使得TDC的積分非線性得到顯著的改善。TDC的分辨率主要決定于延遲線，而量程則主要由計數(shù)器的計數(shù)范圍來決定。本設(shè)計采用18μm工藝，實現(xiàn)了250 ps的精度，1μs的量程且具有良好的線性度。

1 TDC的時間間隔原理

本文的TDC設(shè)計采用延遲線和計數(shù)器兩級結(jié)構(gòu)，圖1為時間數(shù)字轉(zhuǎn)換原理時序圖。

圖1 時間數(shù)字轉(zhuǎn)換原理時序圖

時間到數(shù)字的轉(zhuǎn)換最基本的思想是在一段時間內(nèi)用一個時鐘對其進行數(shù)，圖1是這種思想的原理圖，由圖1可得：

式中，ΔT為要轉(zhuǎn)換的時間，Tclk為時鐘周期，ΔTstart和ΔTstop為開始和結(jié)束的時間測量誤差，n為ΔT內(nèi)計數(shù)器的計數(shù)值。則時間到數(shù)字的轉(zhuǎn)換誤差為

可得

兩級結(jié)構(gòu)中的延遲線量化ΔTstart和ΔTstop，如圖1中的d［0］～d［7］為延遲線的輸出，通過start和stop采樣d［0］～d［7］即可量化ΔTstart、ΔTstop；計數(shù)器量化nTclk。

2 TDC的電路結(jié)構(gòu)

圖2所示為TDC的電路結(jié)構(gòu)。

圖2 TDC的電路結(jié)構(gòu)

采樣編碼模塊實現(xiàn)ΔTstart和ΔTstop兩部分的計時；減法模塊實現(xiàn)ε=ΔTstop-ΔTstart；使能模塊提供計數(shù)器的使能信號；計數(shù)器實現(xiàn)nTclk的計時；處理單元模塊把nTclk和ε=ΔTstop-ΔTstart兩部分計時時間合并成單總線信號。

3 TDC的時序分析

3.1 計數(shù)器部分的時序

圖3所示為計數(shù)器部分的時序。

圖3 計數(shù)器部分的時序

（1）clk是系統(tǒng)時鐘512 MHz；

（2）start（隨機信號）是計數(shù)開始信號；

（3）stop（隨機信號）是計數(shù)停止信號；

（4）start_clk是start經(jīng)過邊沿同步后產(chǎn)生的信號；

（5）stop_clk是stop經(jīng)過邊沿同步后產(chǎn)生的信號；

（6）start_stop是start_clk和stop_clk經(jīng)過使能模塊后產(chǎn)生的信號，作為計數(shù)器的使能信號；

（7）clk_dealy是clk經(jīng)過延遲的信號

（8）gated_clk_delay是start_stop和clk_dealy經(jīng)過兩輸入與門后的信號，作為計數(shù)器的計數(shù)信號。

3.2 采樣的時序

3.2.1 start信號采樣時序

如圖4所示，start特殊采樣位置可能出現(xiàn)亞穩(wěn)態(tài)的問題。理想情況下，各個相位相對前一級都是250 ps的延遲，實際上由于占空比畸變、延遲偏差、信號抖動等原因會稍有偏差。

start的采樣時間決定著ΔTstart的大小，ΔTstart的計算方式如圖1所示，只與d［7：0］的上升沿有關(guān)，所以只考慮在start來到時，d［7：0］信號上升沿的位置。①②為一對采樣位置，③④為另一對采樣位置。

由于D觸發(fā)器存在建立和保持時間，在①②位置時，start對d［7：0］采樣，由于d［7］處于翻轉(zhuǎn)的狀態(tài)，有可能出現(xiàn)亞穩(wěn)態(tài)，導(dǎo)致采樣結(jié)果錯誤。從而ΔTstart有可能從2 ns到0 ns的跳變；或者相反，有可能從0 ns到2 ns的跳變，致使TDC的計數(shù)出現(xiàn)很大的偏差。

start在③④位置對d［7：0］采樣時，由于d［2］處于翻轉(zhuǎn)的狀態(tài)，雖然也可能產(chǎn)生亞穩(wěn)態(tài)，但是會在d［1］和d［3］處采樣到正確的值，所以ΔTstart只有250 ps的誤差。

圖4 start特殊采樣位置可能出現(xiàn)亞穩(wěn)態(tài)的問題

3.2.2 stop信號采樣時序

stop和start同為隨機信號，只是到來的時刻不同，所以stop的采樣時序與start相同。

3.3 亞穩(wěn)態(tài)的消除

start對d［7：0］采樣，當采樣位置是①②時，會出現(xiàn)巨大偏差；本論文提出的亞穩(wěn)態(tài)消除電路，就是消除當采樣位置是①②時出現(xiàn)的偏差；如圖5所示，相位判斷邏輯；圖6為采樣位置①的時序，圖7為采樣位置②的時序。由于不滿足D觸發(fā)器建立時間，start_clk信號同步錯誤，即為start_clk_wrong。s_out_wrong為start_clk_wrong采樣start_nclk得到的信號。

圖5 相位判斷邏輯

圖6 采樣位置①的時序

圖7 采樣位置②的時序

（1）在采樣位置①或②時，不會出現(xiàn)d［x：x-1］= 01（x=6～1）的情況，由此區(qū)分start（或stop）是否出現(xiàn)在采樣位置①或②；

（2）①當s_out=0時，ΔTstart賦值為2 ns；②當s_out=1時，ΔTstart賦值為0 ns；

（3）結(jié)合圖4和ΔT=nTclk-ΔTstart+ΔTstop，可以發(fā)現(xiàn)ΔTstart產(chǎn)生的誤差由nTclk處調(diào)整后被消除；同理：ΔTstop產(chǎn)生的誤差也可被消除，從而消除了由于亞穩(wěn)態(tài)的出現(xiàn)導(dǎo)致的計時誤差。

4 TDC的線性度

未加相位判斷邏輯和加入相位判斷邏輯后TDC的積分非線性（INL）和差分非線性（DNL）如圖8～圖11所示；測試激勵start和stop之間的時間間隔以50 ps為步長步進，步進次數(shù)為156次。

從圖8、圖9可以看出，沒有加入相位判斷邏輯時，在個別位置上TDC的測量碼有較大的積分非線性和差分非線性。INL最大可達2 LSB，DNL最大可達2.3 LSB。

圖8 積分非線性（未加入相位判斷邏輯）

圖9 差分非線性（未加入相位判斷邏輯）

但是，加入了相位判斷邏輯后，從圖10、圖11中可以看出TDC的積分非線性和差分非線性都得到很大的改善。INL降低到0.25 LSB，而DNL降低到了0.5 LSB。說明TDC有著良好的線性度且分辨率達到設(shè)計要求。

由此說明，加入了相位判斷邏輯后，亞穩(wěn)態(tài)引起TDC跳碼的問題得到了完全的解決。

圖10 積分非線性（加入了相位判斷邏輯）

圖11 差分非線性（加入了相位判斷邏輯）

5 結(jié)論

本論文在基于延遲線的基礎(chǔ)之上提出了全新的TDC計時算法，解決了由于采樣時出現(xiàn)的亞穩(wěn)態(tài)而導(dǎo)致TDC計時出現(xiàn)很大偏差的問題。在0.18μm工藝下，采用全數(shù)字流程，完成了整個TDC電路的設(shè)計；本文設(shè)計TDC，工作在512 MHz的時鐘頻率下；從仿真結(jié)果來看，TDC具有很好的線性度，沒有出現(xiàn)跳碼現(xiàn)象，與預(yù)期符合的很好。

［1］甘武兵，夏婷婷，甄少偉，等.一種新穎的低非線性全數(shù)字多相時鐘產(chǎn)生電路［J］.微電子學，2014，44（4）：467-471.

［2］Minjae Lee，Asad A.bidi.A 9b，1.25 ps Resolution Coarse-Fine Time-to-Digital Converter in 90 nm CMOS that Amplifies a Time Testidue［J］.IEEE Journal of Solid-State Circuits，2008，43（4）：769-777.

［3］Ping Lu，Pietro Andreani.A High-Resolution Vernier Gated-Ring-Oscillator TDC in 90 nm CMOS［C］//Tampere：IEEE NORCHIP，2010：1-4.

［4］Nan Xing，Jong-Kwan Woo，Woo-Yeol Shin，et al.A 14.6 ps Reso?lution 50 ns Input-Range Cyclic Time-to-Digital converter Using Fractional Difference Conversion Method［J］.IEEE Transactions on Circuits and SystemsⅠ，2010，57（12）：3064-3072.

［5］張家瑋.基于FPGA軟核處理器NIOSII的高精度時間間隔測量儀［D］.天津：天津工業(yè)大學，2008：2-3.

［6］Wang J，Liu S，Zhao L，et al.The 10 ps Multitime Measurements Averaging TDC Implemented in an FPGA［J］.IEEE Transactions on Nuclear Science，2011，58（4）：2011-2018.

［7］Yu Mingyan，Zong Shixin，Tang Xiaochen.A Temperature Stabi?lized Multi-Path Gated Ring Oscillator Based TDC［C］//Xi’an Shanxi：Computer Science and Information Processing（CSIP），2012：24-26.

［8］徐洪閃，甘武兵，甄少偉，等.一種基于線性增強TDC的AD?PLL的設(shè)計［J］.微電子學，2015，45（4）：507-511.

尤 帥（1989-），碩士，現(xiàn)就讀于電子科大學微電子與固體電子學院，主要從事高精度TDC設(shè)計研究工作；

甄少偉（1982-），男，漢，河北人，博士，現(xiàn)任電子科技大學微電子與固體電子學院副教授，主要從事信息功率半導(dǎo)體器件與集成電路和系統(tǒng)的研究工作，swzhen@uestc.edu.cn。

A Design Scheme of TDC with Metastability-Elimination Circuits*

YOU Shuai1，AI Guorun1，LIU Lihong1，YANG Yunxiu2，YUAN Fei2，ZHEN Shaowei1*，HE Yajuan1，LUO Ping1
（1.State Key Lab of Electronic Thin Films and Integrated Device，Univ of Electronic Science&Technology of China，Chengdu 610054，China；2.Southwest Technical Physics Institution，Chengdu 610041，China）

The technology of time interval measurement is of a great importance role in the atomicphysics，laserrang?ing，positioning and timing，and so on.As a result，the high precision Time-to-Digital Converter plays an important role in the scientific research and engineering practice.The power of TDC is 400μW，it works on 512 MHz，and it’s measurement resolution is 250 ps，accuracy of measurement is 1μs；However，time interval measurement of TDC is often subject to metastability.Integral nonlinearity of TDC reduce to 0.25 LSB，and Differential nonlinearity reduce to 0.5 LSB by adding a phase judgment logic circuit.We can completely eliminate the metastability when TDC time in?terval.

scientific research and engineering practice；metastability elimination；phase judgment logic circuit；time interval measurement；Time-to-Digital Converter［TDC］

TN432

A

1005-9490（2016）06-1527-04

8360

10.3969/j.issn.1005-9490.2016.06.047

項目來源：中央高校基本科研業(yè)務(wù)費項目（ZYGX2014J024）;國家自然科學基金項目（61404025）

2015-12-07 修改日期：2016-01-04