劉 達(dá)，王 勇，李炳乾，張 琦

（1.空軍工程大學(xué)航空航天工程學(xué)院，西安 710038；2.解放軍95357部隊，廣東 佛山 528226）

基于FPGA的AFDX交換機內(nèi)嵌ES處理模塊的設(shè)計與實現(xiàn)*

劉 達(dá)1，王 勇1，李炳乾1，張 琦2

（1.空軍工程大學(xué)航空航天工程學(xué)院，西安 710038；2.解放軍95357部隊，廣東 佛山 528226）

在航空電子全雙工交換式以太網(wǎng)（AFDX，Avionics Full Duplex Switched Ethernet）的交換機中，內(nèi)嵌終端節(jié)點系統(tǒng)（ES，end system）處理模塊是連接外部終端與調(diào)度模塊之間的關(guān)鍵部分?；贏RINC644規(guī)范第7部分，提出符合該規(guī)范的AFDX交換機內(nèi)嵌ES處理模塊的設(shè)計方案，采用軟硬件協(xié)同設(shè)計方法對ES處理芯片進(jìn)行設(shè)計與實現(xiàn)，并搭建平臺進(jìn)行測試驗證，測試結(jié)果表明，所設(shè)計的ES處理模塊能夠達(dá)到ARINC664協(xié)議性能要求。

航空電子全雙工交換式以太網(wǎng)，交換機，終端節(jié)點系統(tǒng)，現(xiàn)場可編程門陣列，軟硬件協(xié)同設(shè)計

0 引言

隨著計算機技術(shù)、通信技術(shù)和網(wǎng)絡(luò)技術(shù)的高速發(fā)展，為了滿足各種復(fù)雜飛行條件下安全飛行，必須提高機載數(shù)據(jù)總線傳輸?shù)目煽啃院头€(wěn)定性。ARINC664規(guī)范是航空電子技術(shù)委員會審議通過的新一代機載以太網(wǎng)標(biāo)準(zhǔn)，該規(guī)范第7部分定義了一個名為航空電子全雙工交換式以太網(wǎng)（AFDX，Avionics Full Duplex Switched Ethernet）的高確定性、高可靠性的機載數(shù)據(jù)交換網(wǎng)絡(luò)［1］。AFDX作為一種新型的數(shù)據(jù)總線，傳輸速率可達(dá)100 Mbit/s，已成功在空客A380飛機上率先使用。隨著我國“大型飛機”項目的啟動，研制出我國自己的新型機載數(shù)據(jù)通信網(wǎng)絡(luò)平臺已成為一個緊要而迫切的任務(wù)［2］。其中，AFDX交換機內(nèi)嵌ES功能是對AFDX網(wǎng)絡(luò)進(jìn)行配置管理的關(guān)鍵。

本文在深入理解ARINC664協(xié)議基礎(chǔ)上，結(jié)合AFDX交換機實際設(shè)計情況，提出一種交換機內(nèi)嵌ES處理模塊的設(shè)計方案，該芯片主要基于FPGA進(jìn)行設(shè)計，并采用軟硬件協(xié)同設(shè)計方法對其硬件部分和軟件部分進(jìn)行詳細(xì)說明，通過搭建測試平臺對ES處理模塊進(jìn)行性能測試，測試結(jié)果表明所設(shè)計的ES模塊符合ARINC644規(guī)范。

1 AFDX網(wǎng)絡(luò)

AFDX的拓?fù)浣Y(jié)構(gòu)為星型，由交換機、AFDX終端系統(tǒng)和AFDX互連線等幾部分組成，如圖1所示。為了保證系統(tǒng)的冗余特性，每一個終端系統(tǒng)與一個交換機之間不僅有一條直接、雙向的連接，同時還與另一個交換機之間保持第2條雙向連接。端系統(tǒng)與交換機之間或兩交換機之間都通過全雙工鏈路連接。每臺交換機連接端系統(tǒng)的數(shù)量由交換機的端口數(shù)和實際情況決定。拓?fù)浣Y(jié)構(gòu)如圖1所示［3］。

圖1 AFDX拓?fù)浣Y(jié)構(gòu)圖

交換機是AFDX網(wǎng)絡(luò)的核心組件，主要承擔(dān)數(shù)據(jù)交換任務(wù)。其中，內(nèi)嵌ES模塊是AFDX交換機設(shè)計中的一個重要模塊，它提供了一種交換機與外界通信的途徑，提供了對信息包的協(xié)議封裝，對AFDX網(wǎng)絡(luò)配置管理和端口定義等功能。另外內(nèi)嵌ES功能也為其他上層應(yīng)用提供統(tǒng)一應(yīng)用接口［4］。

2 FPGA的選型

在本設(shè)計中，考慮到交換機內(nèi)部運行環(huán)境的特殊性和復(fù)雜性，對芯片的工作溫度和穩(wěn)定性要求很高，普通商業(yè)級的FPGA無法勝任，必須采用工業(yè)級的FPGA。STRATIX II系列FPGA具有豐富的邏輯和布線資源、大量的存儲器資源、支持各種標(biāo)準(zhǔn)的I/O，可以滿足接口卡的資源需要。經(jīng)過反復(fù)比較，最終 選 用 了 Altera公 司 的 STRATIX II系 列EP2S60F48414芯片。該器件核心工作電壓為1.2 V，90 nm工藝、9層走線，高達(dá)60 440個LE，3種可供選擇的內(nèi)嵌RAM塊，6個可編程鎖相環(huán)和36個DSP模塊，可完成極其復(fù)雜的時序與組合邏輯電路功能，滿足了ES處理芯片的設(shè)計需要。

3 ES處理芯片總體設(shè)計

作為ES核心處理芯片，F(xiàn)PGA實現(xiàn)了AFDX協(xié)議棧特有的除冗余管理以外的全部虛鏈路層功能，如虛鏈路調(diào)度、流量整形等。ES處理芯片的組成如圖2所示，本文設(shè)計的處理芯片采用了軟硬件協(xié)同設(shè)計［6］的方法，包含了處理芯片的硬件分區(qū)結(jié)構(gòu)和軟件分區(qū)結(jié)構(gòu)。

圖2 內(nèi)嵌ES處理芯片結(jié)構(gòu)圖

3.1 硬件分區(qū)設(shè)計

圖2的上半部分為硬件結(jié)構(gòu)，主要包括：

①調(diào)度器：ES虛擬鏈路中對虛擬鏈路進(jìn)行整型的關(guān)鍵，每個虛擬鏈路的帶寬分配需要考慮到最小帶寬分配間隙（BAG）、虛擬鏈路可以傳遞的最大幀長度（Lmax）以及虛擬鏈路的最大抖動邊界（Max. Jitter）3個條件的限制。BAG是以兩個相繼幀的起始位之間的間隔來確定的，范圍為BAG=2k ms（0≤k≤7）。抖動是指從開始的BAG到第一個虛擬鏈路分配的最大分配帶寬傳輸?shù)膸g的間隔。兩者關(guān)系如圖3所示。

圖3 BAG與Jitter之間的關(guān)系

②媒體訪問控制器：在發(fā)送信號時，通過CPU的調(diào)度程序和調(diào)節(jié)器的控制，負(fù)責(zé)從虛擬鏈路發(fā)送數(shù)據(jù)緩存中讀取數(shù)據(jù)，按照AFDX協(xié)議的數(shù)據(jù)格式發(fā)送給媒體獨立接口（MII）。在接收信號時，一旦收到數(shù)據(jù)，MAC通過媒體獨立接口從物理層獲取數(shù)據(jù)，進(jìn)行AFDX協(xié)議的解析，并將其傳遞到冗余管理器［9］?？傮w設(shè)計如下頁圖4所示。

③NIOSⅡ處理器：NIOSⅡ處理器主要完成的功能：發(fā)送信號時，負(fù)責(zé)發(fā)送幀的指令調(diào)度。接收信號時，負(fù)責(zé)為每個流入幀確定虛擬鏈路并分配給幀合適的虛擬鏈路隊列。在軟件設(shè)計中，NIOSⅡ處理器必須執(zhí)行以下任務(wù)：

①啟動時配置系統(tǒng)

②調(diào)度發(fā)送幀

圖4 媒體訪問控制器設(shè)計

NIOSⅡ處理器將監(jiān)視存儲在虛擬鏈發(fā)送數(shù)據(jù)存儲器中的各個流入虛擬鏈路的幀，確定發(fā)送的最優(yōu)順序（幀傳輸?shù)膶嶋H時間留給調(diào)節(jié)器）。幀的調(diào)度由以下某個或多個參數(shù)確定：

●所發(fā)送的幀接收順序；

●所服務(wù)的虛擬鏈路數(shù)目；

●隊列下N個幀的長度和虛擬鏈路分配；

●每個虛擬鏈路隊列的負(fù)荷；

●每個虛擬鏈路的可傳輸標(biāo)志狀態(tài)；

●每個虛擬鏈路帶寬分配間隙計時器的值。

③接收幀的多路分解

NIOSⅡ處理器負(fù)責(zé)確定接收到的幀是否有效，以及拒絕冗余通道重復(fù)收到的有效幀。當(dāng)接收到第一個有效幀并將其傳遞到系統(tǒng)后，其他同個序號的幀將被忽略。

3.2 軟件分區(qū)設(shè)計

圖2的下半部分是軟件分區(qū)，主要包括：初始化模塊、主控模塊、AFDX協(xié)議控制模塊、中斷管理模塊、存儲管理模塊和錯誤管理模塊。其中，初始化模塊負(fù)責(zé)初始化信息，主控模塊負(fù)責(zé)對其他軟件模塊進(jìn)行管理。AFDX協(xié)議控制模塊負(fù)責(zé)控制AFDX數(shù)據(jù)幀編解碼速度及各硬件模塊之間的交互；存儲管理模塊負(fù)責(zé)對片上系統(tǒng)各個存儲器的訪問與控制；中斷管理模塊實現(xiàn)系統(tǒng)軟硬件中斷的處理；另外，通過錯誤管理模塊監(jiān)視系統(tǒng)的錯誤信息，并據(jù)此對主控模塊進(jìn)行相應(yīng)的調(diào)整及處理。

下面主要對存儲管理模塊、總線模式寄存器與總線狀態(tài)寄存器進(jìn)行詳細(xì)設(shè)計。

3.2.1 存儲管理模塊

主要有：①數(shù)據(jù)接收存儲器：包含接收冗余管理器處理后的接收幀；

②虛擬鏈路接收數(shù)據(jù)存儲器：包含按虛擬鏈路分離后的接收幀；

③虛擬鏈路發(fā)送數(shù)據(jù)存儲器：包含通過網(wǎng)絡(luò)發(fā)送給每個虛擬鏈路的幀；

④配置存儲器：包含所有指定到終端的配置參數(shù)；

⑤FLASH：包含F(xiàn)PGA配置數(shù)據(jù)及斷電時存儲NIOSⅡCPU的程序及數(shù)據(jù)；

⑥SDRAM：包含NIOSⅡCPU運行時的程序、數(shù)據(jù)存儲器。

3.2.2 總線模式寄存器

總線模式寄存器CSR0的格式如表1所示：

表1 CSR0格式

總線模式寄存器（CSR0）各個域的具體定義如下［9-10］：

①描述符字節(jié)分類方式（DBO）

DBO為1，表明總線模式為Big-endian模式；DBO為0，表明總線模式為Little-endian模式。

②傳輸自動輪檢（TAP）

如果對TAP寫入一個非零值，處在暫停狀態(tài)下運行的IP核就會自動執(zhí)行一輪傳輸描述符輪檢，當(dāng)描述符可用時，傳輸進(jìn)程就會切換到運行狀態(tài)。一旦描述符為主機所標(biāo)識，傳輸進(jìn)程將保持暫停狀態(tài)。

③猝發(fā)傳輸?shù)拈L度（PBL）

表示在一次DMA處理中可以傳輸字?jǐn)?shù)的最大值。傳輸字?jǐn)?shù)可允許的數(shù)值為：1，2，4，8，16，32。

④高/低位優(yōu)先原則（BLE）

選擇數(shù)據(jù)緩存時字節(jié)存儲排序方式，1表示高位優(yōu)先原則，0表示低位優(yōu)先原則。

⑤描述符略過長度（DSL）

表明在環(huán)狀結(jié)構(gòu)下連續(xù)兩個描述符之間字符的數(shù)目。

⑥總線調(diào)解配置（BAR）

1代表傳輸與接收進(jìn)程再訪問總線時有相同的優(yōu)先級；0代表智能調(diào)解，接收優(yōu)先級高過傳輸優(yōu)先級。

⑦軟件復(fù)位（SWR）

設(shè)定這一位為1會使所有觸發(fā)器復(fù)位。

3.2.3 總線狀態(tài)寄存器（CSR5）［11］

其格式如表2所示。

表2 CSR5格式

①傳輸進(jìn)程狀態(tài)（TS）

000：停止或復(fù)位傳輸指令；

001：運行，取出傳輸描述符；

010：運行，等待傳輸結(jié)束；

011：運行，從主機存儲中將數(shù)據(jù)緩存?zhèn)鬏數(shù)紽IFO；

100：保存；

101：運行，安裝信息包；

110：暫停，F(xiàn)IFO下限溢位或不可用描述符；

111：運行，結(jié)束傳輸描述符。

②接收進(jìn)程狀態(tài)（TS）

000：停止或復(fù)位傳輸指令；

001：運行，取出接收描述符；

010：運行，在預(yù)取下一個描述符之前等待接收信息包安裝結(jié)束；

011：運行，等待接收信息包；

100：暫停，接收緩存不可用；

101：運行，結(jié)束接收描述符；

110：保留；

111：運行，將數(shù)據(jù)從FIFO轉(zhuǎn)到主機存儲。

③正常中斷（NIS）

該 位 是 CSR5.0，CSR5.2，CSR5.6，CSR5.11，CSR5.14的邏輯或。僅當(dāng)非屏蔽位才能影響NIS，對該位寫1可以清除中斷，寫0沒有影響。

④非正常中斷（AIS）

該位是CSR5.1，CSR5.5，CSR5.7，CSR5.8，CSR5. 10的邏輯或。僅當(dāng)非屏蔽位才能影響AIS，對該位寫1可以清除中斷，寫0沒影響。

⑤接收進(jìn)程終止（RPS）

接收進(jìn)程進(jìn)入停止?fàn)顟B(tài)時被置位。

⑥接收緩存不可用（RU）

置位表明下一個接收描述符為主機所控制，而對IP核不可用。RU設(shè)定后IP核進(jìn)入暫停狀態(tài)，直到主機改變其對描述符的控制時才切換到接收描述符進(jìn)程。

⑦接收中斷（RI）

置位表明完整一幀的接收已結(jié)束，此幀已被傳輸?shù)浇邮站彺妗?/p>

⑧發(fā)送下限溢位（UNF）

置位表明再一次傳輸中傳輸FIFO已為空。傳輸進(jìn)程切換到暫停狀態(tài)

⑨發(fā)送緩存不可用（TU）

置位表明下一個接收描述符為主機所控制，而對IP核不可用。TU設(shè)定后IP核進(jìn)入暫停狀態(tài)，直到主機改變其對描述符的控制時才切換到發(fā)送描述符進(jìn)程。

⑩接收進(jìn)程終止（TPS）

發(fā)送進(jìn)程進(jìn)入停止?fàn)顟B(tài)時被置位。

4 ES模塊測試

4.1 測試方案

針對ES處理芯片的設(shè)計，本文采用兩個終端系統(tǒng)通過交換機進(jìn)行數(shù)據(jù)傳輸，對ES模塊進(jìn)行測試，測試主要目的是看ES是否能發(fā)送、接收數(shù)據(jù)，波形是否正確，以及是否符合ARINC664標(biāo)準(zhǔn)規(guī)范要求等，系統(tǒng)測試連接方案如圖5。

測試使用華力創(chuàng)通的 AFDX網(wǎng)絡(luò)分析儀HWA-ATAP-4。它是一款A(yù)FDX網(wǎng)絡(luò)數(shù)據(jù)采集分析工具，適用于AFDX網(wǎng)絡(luò)數(shù)據(jù)流量在線采集、監(jiān)測、數(shù)據(jù)記錄、在線/離線分析、統(tǒng)計等需求，為AFDX技術(shù)研究、設(shè)計及故障定位提供必要的解決方案。對交換機的以太網(wǎng)電氣性能驗證和一致性的測試通過Agilent公司的實時示波器DSO9254A和其配備的以太網(wǎng)一致性測試工具包、測試夾具實現(xiàn)。

圖5 系統(tǒng)測試連接圖

4.2 測試過程

按照測試方案正確連接后，啟動示波器內(nèi)的以太網(wǎng)一致性測試軟件Infiniium，并正確設(shè)置測試參數(shù)。示波器能自動完成測試并生成詳細(xì)的測試報告。用示波器測得的典型波形如圖6所示。

圖6 ES數(shù)據(jù)傳輸?shù)湫筒ㄐ?/p>

通過觀察發(fā)現(xiàn)電壓峰值略有偏大，下面先對噪聲和碼間串?dāng)_進(jìn)行測試，觀察其情況，如圖7所示。

通過觀察可知，眼圖軌跡清晰，信號能順利通過，總體性能良好，但“眼睛”張口略有偏大，這是由于電壓偏高造成的，后期將對變壓器進(jìn)行設(shè)置，調(diào)整電壓值。

圖7 眼圖測試

測試分析報告中，除了電壓值以外，抖動、回波損耗等參數(shù)的測試都能順利通過，結(jié)果符合預(yù)期設(shè)想，報告匯總?cè)鐖D8所示。

圖8 測試結(jié)果總匯

5 結(jié)論

通過示波器對交換機ES端口大量的測試表明，該交換機在使用本文設(shè)計的內(nèi)嵌ES處理模塊的條件下能夠?qū)崿F(xiàn)100 Mbp/s的數(shù)據(jù)傳輸，波形符合AFDX規(guī)范。電壓峰峰值略有偏大，但不影響ES模塊整體性能，下一步將對電壓模塊進(jìn)行調(diào)整，滿足電壓要求。

［1］支超有.機載數(shù)據(jù)總線技術(shù)及其應(yīng)用［M］.北京：國防工業(yè)出版社，2009：466-471.

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Design and Implementation of Embedded ES Processing Module for AFDX Switch Based on FPGA

LIU Da1，WANG Yong1，LI Bing-qian1，ZHANG Qi2
（1.School of Aerospace Engineering，Air Force Engineering University，Xi’an 710038，China；2.Unit 95357 of PLA，F(xiàn)oshan 528226，China）

In AFDX （Avionics Full Duplex Switched Ethernet） switch，the embedded ES processing module is the key part to connect external terminal with scheduling module.Based on the seventh part of ARINC644 standardize，the design scheme of embedded AFDX switch ES processing module is put forward，which is designed mainly with the Hardware-Software Co-design method，and the platform is built to test and verify performance.The test results show that the designed ES processing module can meet the requirements of the ARINC664 protocol performance.

AFDX，switch，ES，F(xiàn)PGA，hardware-software co-design

TP302

A

1002-0640（2017）05-0150-05

2016-02-18

2016-05-17

中國航空工業(yè)集團(tuán)預(yù)研基金資助項目（619010601）

劉 達(dá)（1992- ），男，山東淄博人，碩士研究生。研究方向：航電計算機與網(wǎng)絡(luò)。