(海軍工程大學(xué)電子工程學(xué)院,湖北武漢430033)

基于自注入耦合技術(shù)的超低相位噪聲QVCO

戚玉華,何如龍

(海軍工程大學(xué)電子工程學(xué)院,湖北武漢430033)

基于標(biāo)準(zhǔn)0.18μm CMOS工藝,提出并驗證了一種改進的用于多相位振蕩器的耦合方法。將一種先進的自注入耦合(SIC)技術(shù),用于耦合兩個電流復(fù)用差分壓控振蕩器(VCO)。相比較于傳統(tǒng)的并聯(lián)耦合正交VCO(QVCO)而言,所提出的采用SIC技術(shù)的QVCO在沒有增加功耗的前提下,表現(xiàn)出了更低的相位噪聲。所提出的SIC-QVCO在16.41 GHz振蕩頻率下,相位噪聲為-119.7 dBc/Hz@1 MHz,并且調(diào)諧范圍高達1.66 GHz,直流電源電壓和電流分別為1.8 V和5.28 m A,芯片尺寸為0.3 mm×0.9 mm。

相位噪聲;自注入耦合;正交壓控振蕩器;振幅誤差;相位誤差

0 引 言

在過去數(shù)十年,正交壓控振蕩器(QVCO)得到了快速發(fā)展,尤其在直接下變頻接收機中應(yīng)用越加廣泛。鑒于QVCO通常用于為特定的調(diào)制和混頻操作提供正弦本振信號,這就要求QVCO的輸出信號具有較低的相位噪聲。迄今為止,出現(xiàn)了一些基于變壓器反饋的QVCO[1-2]和差分VCO[3-4],由于此類結(jié)構(gòu)輸出擺幅得到了增加,進而降低了相位噪聲。然而,在片變壓器的芯片面積較大,并且隨著頻率的增加品質(zhì)因數(shù)降低,限制了電路相位噪聲的降低。由于電路易于實現(xiàn),串聯(lián)耦合QVCO(S-QVCO)和并聯(lián)耦合QVCO(P-QVCO)也得到了廣泛的應(yīng)用[5-8],但是,由于S-QVCO需要疊加耦合晶體管,限制了其在低電壓下的應(yīng)用,而P-QVCO的相位噪聲和功耗性能都較差。雖然源端注入P-QVCO(SIPC-QVCO)相比較于傳統(tǒng)的P-QVCO而言,可以得到較低的相位噪聲,但是SIPC-QVCO結(jié)構(gòu)的功耗仍然很大[9]。

本文提出了一種采用改進自注入耦合技術(shù)(SIC)的電流復(fù)用拓撲結(jié)構(gòu),以降低電路的功耗。而且,鑒于沒有耦合晶體管的閃爍噪聲電流流經(jīng)電感電容LC諧振回路,所提出的SIC-QVCO取得了-119.7 dBc/Hz@1 MHz的較低相位噪聲。

1 理論分析

圖1給出了兩種QVCO的耦合拓撲結(jié)構(gòu):圖1(a)為傳統(tǒng)并聯(lián)耦合結(jié)構(gòu);圖1(b)為本文提出的SIC結(jié)構(gòu)。SIC-QVCO的電路圖由傳統(tǒng)的P-QVCO改進而來,對于P-QVCO和SIPC-QVCO而言,由于耦合晶體管的源極端口與地相連,使得耦合晶體管消耗額外的直流電流。然而,本文所提出的SIC-QVCO中兩個耦合晶體管的源極相連,代替與地的連接,沒有到地的直流通路,因此SIC-QVCO消耗的功耗更低。

圖1 QVCO的兩種耦合結(jié)構(gòu)

SIC-QVCO由兩個相同的差分VCO組成,這兩個VCO通過注入器件(M3和M4)實現(xiàn)兩者之間的相互耦合,SIC-QVCO正弦信號產(chǎn)生的耦合機制與P-QVCO類似。所提出的SIC-QVCO的等效半邊電路如圖2所示,包含負阻-R、LC回路的等效阻抗Zosc,以及耦合晶體管的壓控電流源。

假設(shè)兩個VCO同步輸出相同的振蕩頻率,可得這兩個差分VCO的輸出電壓為

式中,ω為振蕩角頻率,gm和τ分別為晶體管跨導(dǎo)和跨導(dǎo)延遲時間。由式(1)和式(2)可得

由于兩個差分VCO交叉連接并且耦合晶體管的不匹配性,本文引入表達式gm1=-Aegm2和τ2-τ1=Δτ,其中Ae和Δτ分別為跨導(dǎo)器和跨導(dǎo)延遲時間的非匹配因子。進而,式(3)可重寫為

式中,

式中,Ae1,Ae2分別為負電阻-R1和-R2的振幅,θe1為負電阻-R1和LC諧振回路的相位失配量,θe2為負電阻-R2和LC諧振回路的相位失配量。進而,可由式(4)推得這兩個VCO的幅度誤差和相位誤差分別為

由式(7)和式(8)可見,幅度誤差較小,但是鑒于ωΔτ?1°,相位誤差受控于負電阻和LC諧振回路的非匹配因子θe1和θe2。

圖2 本文提出的SIC-QVCO的等效半邊電路

2 電路設(shè)計

采用臺灣的TSMC 0.18μm 1P6M CMOS工藝對本文的SIC-QVCO進行設(shè)計與流片,該工藝中的NMOS晶體管的最高振蕩頻率fmax為70 GHz,單位電流增益頻率fT為20 GHz。另外該CMOS工藝所包含的無源元件有MIM電容、螺旋電感以及多晶硅薄膜電阻。為了進一步降低襯底損耗以及耦合效應(yīng),在版圖設(shè)計中采用微帶線連接,上層金屬作為信號線,下層金屬作為地平面。

圖3所示為本文提出的電流復(fù)用SIC-QVCO電路圖,包含2個電流復(fù)用差分VCO、4個耦合晶體管和4個反向緩沖放大器。采用電流復(fù)用結(jié)構(gòu)的交叉耦合晶體管對M1-M2和M3-M4產(chǎn)生負阻,以補償LC諧振回路的損耗。正交輸出信號由兩個復(fù)用差分VCO之間的耦合產(chǎn)生,并且這兩個VCO通過SIC晶體管對M9-M10和M11-M12耦合,此類結(jié)構(gòu)中,沒有耦合晶體管的閃爍噪聲電流流經(jīng)LC諧振回路,因而,相比較于傳統(tǒng)的P-QVCO結(jié)果而言,所提出的SIC-QVCO具有更低的相位噪聲。為了進一步降低該結(jié)構(gòu)的正交相位誤差,并且鑒于NMOS和PMOS晶體管兩者之間的跨導(dǎo)不匹配,將PMOS晶體管的柵寬設(shè)置成NMOS晶體管柵寬的2.7倍大小。

圖3 本文提出的電流復(fù)用SIC-QVCO

由于版圖布局對SIC-QVCO的振幅和相位誤差影響較大,因此需要認(rèn)真布局,將耦合信號的連接考慮在內(nèi)。在所有路徑中,盡量保持差分信號線對稱設(shè)計以確保等同的相位延遲,采用反向放大器放大正交輸出信號以降低負載效應(yīng),在芯片輸入輸出端口插入旁路電容以增強射頻信號和直流信號間的隔離度。版圖中所有的無源元件包括傳輸線、MIM電容以及螺旋電感,都采用Sonnet軟件對其進行全波電磁場仿真。圖4給出了SIC-QVCO芯片的微照片,芯片大小為0.3 mm×0.9 mm。

圖4 所提出SIC-QVCO的芯片微照片

3 測試結(jié)果與分析

采取在片測試的方式對本文所設(shè)計的SIC-QVCO的性能進行評估,此芯片在1.8 V電壓供電下,消耗的功耗為9.5 m W,采用Agilent N9030A頻譜分析儀測試該芯片的輸出頻譜和相位噪聲。圖5給出了振蕩頻率的仿真結(jié)果和測試結(jié)果對比,振蕩頻率的測試結(jié)果(15.57～17.23 GHz)與仿真結(jié)果(15.26～16.72 GHz)相差較小,測試結(jié)果表明SIC-QVCO在16.4 GHz的中心振蕩頻率下,取得了10.1%的調(diào)諧范圍。由圖5可見,振蕩頻率的測試結(jié)果,比仿真結(jié)果整體略高,原因可能在于電感模型的仿真結(jié)果相比較于實測結(jié)果略大,導(dǎo)致仿真得到的振蕩頻率略低。

圖5 振蕩頻率的仿真和測試結(jié)果

圖6為輸出功率的測試結(jié)果,可見輸出功率在整個振蕩頻率范圍內(nèi),均大于-6 dBm,可有效地驅(qū)動收發(fā)機中的下一級混頻器電路。圖7給出了在振蕩頻率16.41 GHz處相位噪聲的測試結(jié)果與仿真結(jié)果,可見測試得到的相位噪聲低至-119.7 dBc/Hz@1 MHz,并且仿真結(jié)果與測試結(jié)果基本保持一致,但是也存在些許的偏差,這可能是由于MOS晶體管的噪聲模型不夠精確導(dǎo)致的結(jié)果。

圖6 輸出功率的測試結(jié)果

圖7 相位噪聲的仿真和測試結(jié)果

采用操作于接收模式下的Agilent N5245A PNA-X網(wǎng)絡(luò)分析儀對振幅和相位誤差進行測試。表1總結(jié)了測試得到的振幅和相位誤差的結(jié)果,并且增加了相應(yīng)的仿真結(jié)果對比,可見測試得到的振幅誤差的最小值和最大值分別為0.04 d B和0.45 d B,相位誤差的最小值和最大值分別為0.02°和2.08°,實現(xiàn)了較低的振幅和相位誤差值,取得了較優(yōu)良的正交輸出信號。

為了驗證本文所提出電路結(jié)構(gòu)的有效性,表2給出了本文所設(shè)計的QVCO與先前報道的QVCO的對比結(jié)果[5,10-12]。通常,可以采用品質(zhì)因數(shù)FOM指標(biāo)對QVCO的性能進行綜合評估,本文采用式(9)所示的FOM表達式。由比較可見,本文所提出并實現(xiàn)的QVCO取得了最低的相位噪聲以及較優(yōu)的FOM性能。

式中,PN為相位噪聲,fosc為中心振蕩頻率,Δf為偏移頻率,PVCO為VCO所消耗的功耗。

表1 振幅和相位誤差測試結(jié)果與仿真結(jié)果總結(jié)

表2 本文所設(shè)計的QVCO與先前報道的QVCO的比較結(jié)果

4 結(jié)束語

本文基于標(biāo)準(zhǔn)的0.18μm CMOS工藝,提出并實現(xiàn)了一種新穎的SIC-QVCO電路結(jié)構(gòu)。所提出的QVCO采用一種改進的SIC方法,該改進方法具有較低的功耗以及較優(yōu)的相位噪聲等優(yōu)點。在1 MHz頻偏頻率下,所提出的SIC-QVCO取得了-119.7 dBc/Hz的低相位噪聲,比先前報道的QVCO的相位噪聲更低,綜合性能較優(yōu)?？梢?本文所提出的SIC方法非常適合用于高性能QVCO的設(shè)計當(dāng)中。

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An Ultra-Low-Phase Noise Quadrature Voltage-Controlled Oscillator Based on Self-Injection-Coupled Technique

QI Yuhua,HE Rulong
(School of Electronic Engineering,Naval University of Engineering,Wuhan430033,China)

An improved coupled method for multiphase oscillator is proposed and demonstrated in a standard 0.18μm CMOS technology.A self-injection-coupling(SIC)technique is used to couple two currentreused differential voltage-controlled oscillators(VCOs).Compared with the conventional parallel-coupled quadrature VCO(QVCO),the proposed QVCO using the SIC technique presents low phase noise without increasing dc power consumption.At the oscillating frequency of 16.41 GHz,the proposed SIC-QVCO shows a low phase noise of-119.7 dBc/Hz at 1-MHz offset frequency and a tuning range of 1.66 GHz.The dc supply voltage and current consumption are 1.8 V and 5.28 m A respectively.The chip size of the proposed SIC-QVCO is 0.3 mm×0.9 mm.

phase noise;self-injection-coupling;quadrature voltage-controlled oscillator;amplitude error;phase error

TN432

A

1672-2337(2017)02-0198-05

10.3969/j.issn.1672-2337.2017.02.015

2016-10-05;

2016-12-21

戚玉華男,1977年12月出生于湖北石首,海軍工程大學(xué)電子工程學(xué)院講師,碩士,主要從事信息通信技術(shù)以及射頻集成電路設(shè)計方面的研究。

E-mail:yuhua_qi1977@163.com