羅會(huì)容，何文浩

0 引 言

隨著半導(dǎo)體技術(shù)的發(fā)展，現(xiàn)代數(shù)字芯片的集成度越來(lái)越高。同時(shí)，為了滿足一些數(shù)據(jù)傳輸帶寬和傳輸速度的要求，其主頻不斷提升。一些電路的PCB設(shè)計(jì)不再僅僅是按照一些設(shè)計(jì)規(guī)則把電路布通，電路板的信號(hào)完整性往往也是需要考慮的關(guān)鍵因素。電路板信號(hào)完整性關(guān)系到單板能不能達(dá)到預(yù)先設(shè)計(jì)的功能要求和技術(shù)指標(biāo)，對(duì)整個(gè)系統(tǒng)的穩(wěn)定性和可靠性具有重要影響。

1 信號(hào)完整性概述

信號(hào)完整性（Signal Integrity）是指信號(hào)在電路中以要求的時(shí)序和電壓作出響應(yīng)的能力。如果電路中信號(hào)能夠以要求的時(shí)序、持續(xù)時(shí)間和電壓幅值達(dá)到接收芯片引腳，則該電路具有較好的信號(hào)完整性。否則，當(dāng)信號(hào)不能正常響應(yīng)或系統(tǒng)不能長(zhǎng)期穩(wěn)定工作時(shí)，就出現(xiàn)了誤觸發(fā)、過(guò)沖等造成時(shí)間間歇振蕩和數(shù)據(jù)錯(cuò)誤的信號(hào)完整性問(wèn)題[1]。

1.1 板級(jí)信號(hào)完整性的重要性

在實(shí)際的產(chǎn)品設(shè)計(jì)過(guò)程中，由于產(chǎn)品結(jié)構(gòu)的限制，一些頻率較高的器件會(huì)基于功能的劃分而被分配在不同的電路板上，通過(guò)接插件或電纜相連接。單板電路的關(guān)鍵信號(hào)可以通過(guò)仿真方法判斷信號(hào)完整性的好壞，進(jìn)而指導(dǎo)PCB布局和布線。對(duì)于分布在不同電路板上的高速多載荷總線的信號(hào)完整性，需要通過(guò)仿真軟件先關(guān)聯(lián)板級(jí)信號(hào)模型，再進(jìn)行仿真、分析和驗(yàn)證。

板級(jí)信號(hào)完整性的常見(jiàn)問(wèn)題：發(fā)送端A板上芯片1的高速信號(hào)通過(guò)接插件到接收端B板上芯片2后，能不能正確判斷和接收來(lái)自發(fā)送端的信號(hào)。因?yàn)樾盘?hào)反射波與輸入信號(hào)疊加、信號(hào)間的串?dāng)_、EMC等因素，造成信號(hào)的過(guò)充和上升沿振蕩，影響信號(hào)上升沿的單調(diào)性和保持時(shí)間，進(jìn)而影響芯片對(duì)信號(hào)電平的判斷。因?yàn)樯仙氐恼袷帟?huì)出現(xiàn)將高電平判斷為低電平，或者將低電平判斷為高電平，如圖1所示[2]。

圖1 信號(hào)邏輯判斷

傳統(tǒng)的PCB設(shè)計(jì)是完成原理圖的設(shè)計(jì)和元器件的布局與走線后直接制版，再測(cè)試幾個(gè)板的系統(tǒng)性能。但是，一旦修改設(shè)計(jì)就會(huì)浪費(fèi)時(shí)間、增加成本，在競(jìng)爭(zhēng)激烈的電子行業(yè)是不被接受的。而避免這些缺點(diǎn)的最好方法，就是進(jìn)行板級(jí)信號(hào)完整性仿真。板級(jí)信號(hào)完整性仿真工具可對(duì)多板、連接線、電纜等組成部分進(jìn)行仿真，然后提出修改建議，消除信號(hào)完整性問(wèn)題，從而提高一個(gè)產(chǎn)品或者一個(gè)系統(tǒng)的穩(wěn)定性和可靠性。

1.2 常用的仿真工具和方法

SI分析工具眾多，如Ansoft公司的SIwave、Cadence公司的SPECCTRAQuset、Mentor Graphic公司的IS_Analyzer、HyperLynx公司的LineSim等。在工程設(shè)計(jì)和信號(hào)完整性仿真領(lǐng)域，應(yīng)用較多的是Cadence公司的SPECCTRAQuset。本文采用該工具，并結(jié)合實(shí)際工程應(yīng)用，對(duì)板間信號(hào)完整性進(jìn)行仿真和分析[3]。

2 高速多負(fù)載總線板間信號(hào)完整性仿真方法和分析

在實(shí)際電路設(shè)計(jì)過(guò)程中，高速多載荷的芯片多為控制型（或處理型）CPU，如ARM、PowerPC、DSP等，其數(shù)據(jù)線和地址線往往連接SDRAM、FLASH。由于CPU還要對(duì)相應(yīng)的數(shù)據(jù)進(jìn)行協(xié)議處理，數(shù)據(jù)（或地址）總線往往與FPGA或?qū)Ｓ脜f(xié)議處理芯片相連接。此外，由于CPU和專用協(xié)議處理芯片分布在不同電路板上，二者常需通過(guò)接插件連接，連接示意圖如圖2所示。

圖2 連接示意

2.1 板級(jí)信號(hào)仿真流程

板間信號(hào)的仿真可以借助仿真軟件實(shí)現(xiàn)。Cadence公司的仿真軟件SPECCTRAQuset具有板級(jí)信號(hào)仿真的功能，板級(jí)信號(hào)仿真流程圖如圖3所示[4]。

圖3 板間信號(hào)仿真流程

2.2 仿真系統(tǒng)的建立

仿真目標(biāo)系統(tǒng)中，板1為CPU連有SDRAM和FLASH的核心板，板2為含有專用FPGA芯片的協(xié)議處理板。兩板通過(guò)接插件連接，其中CPU型號(hào)為AT91RM9200，F(xiàn)PGA型號(hào)為FPGA1600E。分析接插件相關(guān)參數(shù)特性后，構(gòu)建連接器IBIS模型D_LINK。以CPU和FPGA互聯(lián)數(shù)據(jù)總線D＜0＞為分析對(duì)象，分配器件仿真模型提取拓?fù)浣Y(jié)構(gòu)并關(guān)聯(lián)后，板級(jí)信號(hào)仿真拓?fù)淙鐖D4所示。

圖4中，左上框包含的部分為板1中的拓?fù)浣Y(jié)構(gòu)，右下框?yàn)榘?提取的拓?fù)浣Y(jié)構(gòu)，它們之間通過(guò)預(yù)先建立的接插件模型D_LINK連接，如圖5所示。

2.3 Reflection仿真和結(jié)果分析

AT91RM9200主時(shí)鐘頻率為60 MHz，數(shù)據(jù)線在60 MHz左右的頻率工作，設(shè)置ARM為信號(hào)源，根據(jù)提取的拓?fù)浣Y(jié)構(gòu)進(jìn)行Reflection仿真，仿真波形如圖6所示。

軟件根據(jù)仿真結(jié)果和器件IBIS模型得出的仿真結(jié)果，如圖7所示。由圖7可以看到，對(duì)于過(guò)沖（Glitch），SDRAM、FLASH、FPGA都通過(guò)（PASS），但單調(diào)性（Monotonic）U301（FPGA）沒(méi)有通過(guò)（FAIL），即板1中ARM的數(shù)據(jù)線D＜0＞的信號(hào)通過(guò)接插件到板2后，信號(hào)的單調(diào)性沒(méi)有通過(guò)。FPGA的接收波形如圖8所示。

圖4 板1和板2數(shù)據(jù)線D＜0＞連接信號(hào)的拓?fù)?/p>

圖5 連接板1和板2的模型D_LINK

圖6 D＜0＞仿真信號(hào)波形

減少或者消除反射的方法是依據(jù)傳輸線的特性阻抗，在其發(fā)送端或接收端采取一定的匹配措施，使源端反射系數(shù)或負(fù)載端反射系數(shù)為零，從而達(dá)到抑制反射的作用[6]。

3 分析與改進(jìn)

圖7 仿真結(jié)論

ARM與SDRAM、FLASH以及FPGA連接的拓?fù)涫疽鈭D，如圖9所示。

圖8 FPGA接收波形

圖9 系統(tǒng)拓?fù)?/p>

從圖8可以看到，上升沿有明顯的振蕩，影響到FPGA對(duì)電平的判斷。這是因?yàn)閮砂寤ヂ?lián)，信號(hào)從板1傳送到板2，介質(zhì)阻抗發(fā)生了變化，從而導(dǎo)致信號(hào)在介質(zhì)交接處產(chǎn)生了信號(hào)反射，影響信號(hào)的完整性[5]。此外，由于傳輸線和負(fù)載的阻抗不匹配引起的振蕩、過(guò)阻尼、欠阻尼等信號(hào)完整性問(wèn)題也較為明顯。

由圖9可以看到，ARM一端連接SDRAM和FLASH兩個(gè)載荷，一端只連接FPGA一個(gè)載荷，導(dǎo)致接收端阻抗小于傳輸線阻抗。載荷小的一端FPGA，對(duì)來(lái)自接收端的信號(hào)有一定反射，并與入射波疊加，引起接收芯片F(xiàn)PGA上升沿單調(diào)性的振蕩，影響傳輸信號(hào)的質(zhì)量。解決方法為，通過(guò)負(fù)載端串聯(lián)端接電阻即在載荷小的FPGA端接電阻來(lái)匹配載荷，經(jīng)過(guò)多次反復(fù)仿真，此電阻值為50 Ω時(shí)效果最好。改進(jìn)后的拓?fù)淙鐖D10所示。

對(duì)改進(jìn)后的拓?fù)溥M(jìn)行Reflection仿真，得到的仿真波形和仿真結(jié)果分別如圖11、圖12所示。

圖11 改進(jìn)后的仿真波形

圖10 加端接電阻的拓?fù)洌‵PGA前加一匹配電阻50 Ω）

由圖12的仿真結(jié)果可以看到，SDRAM、FLASH、FPGA的過(guò)沖、單調(diào)性都通過(guò)（PASS）。

通過(guò)顯示設(shè)置，只顯示FPGA的接收波形，如圖13所示。從圖13可以看到，仿真波形上升沿的單調(diào)性有明顯改進(jìn)。與圖8比較，信號(hào)單調(diào)性有明顯改善，消除了上升沿振蕩的影響，使信號(hào)邊沿嚴(yán)格單調(diào)，消除了接收端對(duì)發(fā)送信號(hào)的誤判。

圖13 改進(jìn)后FPGA的接收波形

4 結(jié) 語(yǔ)

本文針對(duì)高速板級(jí)多負(fù)載總線由于載荷不均導(dǎo)致接收信號(hào)上升沿振蕩而影響接收端信號(hào)單調(diào)性的問(wèn)題，采取串聯(lián)端接電阻來(lái)匹配載荷的方法給予解決。通過(guò)仿真驗(yàn)證發(fā)現(xiàn)，所提方案能有效提高接收端信號(hào)質(zhì)量，增強(qiáng)信號(hào)完整性，可以指導(dǎo)原理圖的修改，避免重復(fù)制板，節(jié)約設(shè)計(jì)成本和時(shí)間，對(duì)工程的實(shí)際應(yīng)用具有一定的參考價(jià)值。

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