武天驕 杭平平 江保力

（中國(guó)電子科技集團(tuán)公司第五十二研究所 浙江省杭州市 311100）

1 引言

當(dāng)今世界數(shù)字技術(shù)飛速發(fā)展，無(wú)論是一位從事通信系統(tǒng)，計(jì)算機(jī)系統(tǒng)、雷達(dá)和衛(wèi)星通信系統(tǒng)、或是高速半導(dǎo)體集成電路設(shè)計(jì)、高速光電收發(fā)模塊、高速信號(hào)處理、高速互連器件（如高速接插件，高速數(shù)字傳輸電纜）等領(lǐng)域的研發(fā)及測(cè)試工程師都會(huì)面臨信號(hào)完整性問(wèn)題。

近年來(lái)，在國(guó)家集成電路國(guó)產(chǎn)化大背景下，國(guó)產(chǎn)核心器件的研發(fā)和產(chǎn)業(yè)化應(yīng)用顯得尤為關(guān)鍵。在工程實(shí)現(xiàn)中，科學(xué)有效的仿真手段和方法對(duì)解決高速接口的信號(hào)完整性問(wèn)題十分重要。本文就國(guó)產(chǎn)某型號(hào)處理器高速PCIE 接口進(jìn)行信號(hào)完整性仿真設(shè)計(jì)。

2 高速串行信號(hào)仿真設(shè)計(jì)概述

通常在PCB、電纜等互連結(jié)構(gòu)中，當(dāng)信號(hào)上升時(shí)間小于6 倍的信號(hào)傳輸延時(shí)，就需要考慮信號(hào)完整性問(wèn)題，這時(shí)，這些無(wú)源結(jié)構(gòu)需要用傳輸線的理論進(jìn)行分析和設(shè)計(jì)。

高速信號(hào)的仿真設(shè)計(jì)可分為前仿真和后仿真；以及無(wú)源仿真和有源仿真。核心是分析整個(gè)鏈路的損耗大小，并對(duì)各個(gè)無(wú)源結(jié)構(gòu)如PCB 互連通道、過(guò)孔、連接器、線纜等進(jìn)行仿真優(yōu)化設(shè)計(jì)，最終滿足協(xié)議規(guī)范或器件的性能指標(biāo)要求。

在圖1 所示的系統(tǒng)無(wú)源鏈路示意圖中，不同的互連結(jié)構(gòu)要運(yùn)用不同的模型進(jìn)行表征：

（1）芯片的發(fā)送和接收：芯片的內(nèi)部電路，使用AMI 模型；芯片的封裝，使用SPICE 模型或S 參數(shù)模型。該部分模型通常由芯片制造廠商提供。

（2）PCB 上的過(guò)孔：為保證仿真精度，高速信號(hào)仿真中通常使用S 參數(shù)模型。該模型由信號(hào)完整性工程師使用三維電磁場(chǎng)仿真工具結(jié)合實(shí)際PCB 建模并仿真得到S 參數(shù)。

（3）PCB 上的傳輸線：通常對(duì)于參考層連續(xù)的傳輸線，使用傳輸線等效電路模型；參考層不連續(xù)的傳輸線，可通過(guò)三維電磁場(chǎng)仿真工具進(jìn)行S 參數(shù)提取。

（4）連接器：使用S 參數(shù)模型或RLC 等效模型。通常，由連接器廠商提供，以S 參數(shù)模型居多。

接下來(lái)，就可以對(duì)整個(gè)無(wú)源鏈路進(jìn)行系統(tǒng)級(jí)建模，按照協(xié)議或器件性能指標(biāo)，把損耗預(yù)算分配到無(wú)源鏈路的各個(gè)互連結(jié)構(gòu)中，來(lái)逐個(gè)進(jìn)行仿真分析，找出優(yōu)化空間和方法。如：優(yōu)化PCB 布線和過(guò)孔、選用損耗更小的板材或連接器，甚至更換性能更好的芯片等等，最終的目的是使得整個(gè)系統(tǒng)鏈路的性能符合設(shè)計(jì)要求。

3 PCIE

PCI Express 簡(jiǎn)稱PCIE，是一種通用的總線，是現(xiàn)代計(jì)算機(jī)系統(tǒng)內(nèi)的主流總線傳輸接口。常用在板級(jí)互連、無(wú)源背板互連、或附加擴(kuò)展接口。PCIE 鏈路由多條lane 組成，常見(jiàn)的有X1、X2、X4、X8、X16、X32，對(duì)應(yīng)不同的總線帶寬。

不同的PCIE 總線規(guī)范使用不同的總線頻率，其使用的編碼方式也不同，PCIE3.0 和4.0 版本上使用128/130b 的編碼方式，較8/10b 編碼效率上大大提高。如表1 所示。

表 1：PCIE 總線速率和編碼方式

當(dāng)前國(guó)產(chǎn)處理器中較常見(jiàn)的PCIE 還是3.0 版本，單通道最大傳輸速率為8Gbps，信號(hào)在輸出、接收端均需滿足PCIE3.0 協(xié)議的電氣規(guī)范。

4 無(wú)源通道的仿真設(shè)計(jì)

4.1 耦合電容

圖1：系統(tǒng)無(wú)源鏈路示意圖

信號(hào)在傳輸?shù)倪^(guò)程中，如果傳輸路徑上的特征阻抗發(fā)生變化，信號(hào)就會(huì)在阻抗不連續(xù)的點(diǎn)產(chǎn)生反射。通常在PCB 上，傳輸線的阻抗往往會(huì)控制地很好，但大尺寸焊盤和信號(hào)過(guò)孔常常被忽略，這兩者是易造成阻抗不連續(xù)的區(qū)域。比如：50 歐微帶線上有大尺寸焊盤時(shí)，大尺寸焊盤相當(dāng)于分布電容，破壞了微帶線的固有的阻抗連續(xù)性。根據(jù)傳輸線理論，這時(shí)可加大微帶線的介質(zhì)厚度，使得微帶線的線寬和大尺寸焊盤寬度盡量接近，該方法會(huì)造成微帶線寬度較寬，在高密度板卡的設(shè)計(jì)中實(shí)現(xiàn)難度很大；另一種方法是微帶線介質(zhì)厚度、線寬不變，將大尺寸焊盤下方的地平面挖空，同樣可以減小焊盤的分布電容，只不過(guò)，焊盤挖空的大小需要通過(guò)仿真來(lái)確定。這種方法，常常用在高速信號(hào)的耦合電容或芯片焊盤處。

分別建立3 種不同挖空形式的仿真模型：

Case1（紅色曲線）：電容焊盤下方無(wú)挖空，參考第2 層地平面，如圖2 所示。

圖2

Case2（藍(lán)色曲線）：電容焊盤下方挖空第2 層，參考第3 層地平面，挖空尺寸和焊盤等大（長(zhǎng)19.69mil 寬15.75mil），如圖3所示。

圖3

Case3（綠色曲線）：電容焊盤下方挖空第2 層，參考第3 層地平面，挖空尺寸和電容本體等大（長(zhǎng)41.34mil 寬21.66mil），如圖4 所示。

圖4

SDD11 和SDD21（如圖5 所示）。TDR：上升時(shí)間40ps，如圖6 所示。

圖5

圖6

通過(guò)SDD11（差模回波損耗）和SDD21（差模插入損耗）可以看出，在本案例的疊層結(jié)構(gòu)下，Case3 的無(wú)源傳輸性能最優(yōu)；從TDR 也可以看出，Case3 在電容焊盤處的阻抗明顯優(yōu)于Case1 和Case2。

4.2 過(guò)孔

信號(hào)過(guò)孔由焊盤（pad）、反焊盤（antipad）、貫穿孔（barrel）、過(guò)孔殘樁（stub）組成。焊盤是傳輸線與過(guò)孔連接的金屬化圓環(huán)；反焊盤是過(guò)孔與銅箔、信號(hào)線之間避讓間隙；貫穿孔是PCB 上貫穿TOP 和BOTTOM 層的一個(gè)金屬圓柱體結(jié)構(gòu)；過(guò)孔殘樁是過(guò)孔未使用到的部分。如圖7 所示。

過(guò)孔的等效模型可以由RLC 構(gòu)成，經(jīng)過(guò)簡(jiǎn)化的等效電路模型如圖8 所示。

圖7：過(guò)孔結(jié)構(gòu)示意圖

圖8：簡(jiǎn)化的過(guò)孔等效電路示意圖

從等效模型中可以看到：焊盤等效為電容；反焊盤等效為電容；貫穿孔等效為電感；過(guò)孔殘樁等效為電感和電容的集合。

過(guò)孔寄生電容可以導(dǎo)致信號(hào)上升時(shí)間變長(zhǎng)，傳輸速度減慢，從而惡化信號(hào)質(zhì)量。同樣，過(guò)孔寄生電感會(huì)削弱去耦電容的作用，從而減弱整個(gè)電源系統(tǒng)的濾波效果。此外，過(guò)孔阻抗不連續(xù)會(huì)影響其傳輸性能，引起高速信號(hào)、射頻信號(hào)反射，造成信號(hào)完整性問(wèn)題。

減小過(guò)孔阻抗不連續(xù)的常用方法有：去除非功能焊盤、選擇合適的出線方式、優(yōu)化反焊盤尺寸、減小過(guò)孔stub 長(zhǎng)度等。其中，優(yōu)化反焊盤尺寸和減小過(guò)孔stub 長(zhǎng)度是設(shè)計(jì)中最常用的方法。

分別建立3 種不同大小反焊盤仿真模型：

過(guò)孔直徑：10mil

過(guò)孔焊盤直徑：20mil

孔中心間距：39.37mil

反焊盤挖空為in-line 模式。

Case1（紅色曲線）：反焊盤直徑30mil，如圖9 所示。

圖9

Case2（藍(lán)色曲線）：反焊盤直徑36mil，如圖10 所示。

圖10

Case3（綠色曲線）：反焊盤直徑42mil，如圖11 所示。

圖11

SDD11 和SDD21（如圖12）。

圖12

TDR：信號(hào)上升時(shí)間40ps，如圖13 所示。

圖13

通過(guò)SDD11（差?；夭〒p耗）和SDD21（差模插入損耗）可以看出，在本案例的疊層結(jié)構(gòu)下，Case2 和Case3 的無(wú)源傳輸性能要優(yōu)于Case1；從TDR 也可以看出，Case3 在過(guò)孔處的阻抗明顯優(yōu)于Case1 和Case2。

分別建立兩種stub 長(zhǎng)度的仿真模型：

過(guò)孔直徑：10mil

過(guò)孔焊盤直徑：20mil

孔中心間距：39.37mil

反焊盤挖空為in-line 模式。Case1（紅色曲線）：stub 長(zhǎng)度67.256mil，如圖14 所示。

圖14

Case2（藍(lán)色曲線）：通過(guò)背鉆工藝，將stub 長(zhǎng)度減小至4mil，如圖15 所示。

圖15

SDD11 和SDD21（圖16）。

圖16

可以看到，在stub 長(zhǎng)度有67.256mil 的Case1 中，在17.7GHz頻率下，SDD21 達(dá)到了-29.2dB，SDD11 達(dá)到了-0.88dB，說(shuō)明在該頻率下，大部分能量被反射回源端，通過(guò)背鉆去除過(guò)孔stub 后，SDD21 僅為-0.79dB，SDD11 僅為-12.69dB，改善效果顯著。

4.3 整個(gè)通道

在完成對(duì)通道中各個(gè)要素仿真優(yōu)化之后，還需要將各要素進(jìn)行級(jí)連，構(gòu)建完整的信號(hào)通道，得到整個(gè)通道的S 參數(shù)，以判定是否符合PCIE 協(xié)議的無(wú)源指標(biāo)。以下是通過(guò)本文方法優(yōu)化前后的無(wú)源參數(shù)對(duì)比，可以看到，通過(guò)優(yōu)化耦合電容和過(guò)孔，回波損耗在高頻段大幅改善，消除了插入損耗10GHz 至17GHz 范圍內(nèi)因諧振引起的損耗急劇增大，使得插入損耗（SDD21）曲線更加平滑，大大提高了通道的高頻性能。

優(yōu)化前：紅色曲線

優(yōu)化后：綠色曲線

SDD11 和SCC11（圖17）。

圖17

SDD21（圖18）。

5 時(shí)域眼圖仿真設(shè)計(jì)

對(duì)整個(gè)鏈路的無(wú)源性能進(jìn)行判定通過(guò)后，就可以加載發(fā)送、接收端芯片的IBIS-AMI 模型來(lái)進(jìn)行時(shí)域眼圖分析了，在此過(guò)程中，還可以對(duì)芯片F(xiàn)FE、DFE、CTLE 等參數(shù)進(jìn)行掃描，來(lái)找到適合當(dāng)前通道的最優(yōu)參數(shù)配置，進(jìn)一步提升眼圖質(zhì)量，增加設(shè)計(jì)裕量，保證系統(tǒng)工作的可靠性。

對(duì)4.3 章節(jié)中優(yōu)化過(guò)后的通道進(jìn)行眼圖仿真，RX 端DFE 采用自適應(yīng)模式，TX 端Deemphasis 的不同Tap 值對(duì)應(yīng)如表2 所示。

表2

可以看到：當(dāng)Deemphasis 設(shè)置為P6：-0.125，0.875，0 時(shí)，接收端眼圖最優(yōu)，眼寬和眼高分別為 0.752405UI，0.432985V。

6 結(jié)語(yǔ)

本文通過(guò)對(duì)某國(guó)產(chǎn)處理器PCIE 接口的信號(hào)完整性仿真，闡述了基于Hyperlynx 仿真軟件的仿真流程和思路，PCB 無(wú)源通道的設(shè)計(jì)優(yōu)化著眼點(diǎn)，以及IBIS-AMI 模型在高速Serdes 仿真中的應(yīng)用。通過(guò)此方法可顯著改善PCIE 信號(hào)質(zhì)量，提高設(shè)計(jì)可靠性。

圖18