張 倩郭仲杰余寧梅吳龍勝

(1.西安音樂學(xué)院計(jì)算機(jī)教研室，陜西 西安710061；2.西安理工大學(xué)自動(dòng)化與信息工程學(xué)院，陜西 西安710048；3.西安電子科技大學(xué)微電子學(xué)院，陜西 西安710065)

作為萬物互聯(lián)的傳感器網(wǎng)絡(luò)，圖像傳感器發(fā)揮著舉足輕重的作用。圖像傳感器分為CCD電荷耦合器件和CMOS圖像傳感器。早期由于工藝技術(shù)的原因，CCD器件占據(jù)絕對(duì)的市場(chǎng)比例。近二十年左右，CMOS工藝技術(shù)突飛猛進(jìn)，加上CMOS圖像傳感器在集成度和低功耗等方面的絕對(duì)優(yōu)勢(shì)，推進(jìn)了CMOS圖像傳感器的快速發(fā)展。隨著大數(shù)據(jù)時(shí)代和5G時(shí)代的到來，電子成像系統(tǒng)對(duì)傳感器的速度、精度和集成度要求與日俱增，因此，近年來CMOS圖像傳感器的發(fā)展非常迅速[1－4]。

從目前大量的文獻(xiàn)研究成果來看[5－7]，高速CMOS圖像傳感器基本上都采用全流水的工作方式，這樣影響傳感器速度的是每一級(jí)并行工作的電路。根據(jù)列級(jí)讀出電路的特點(diǎn)，并行工作的電路主要包括，像素單元的電荷轉(zhuǎn)移與采樣電路，列級(jí)ADC，并串轉(zhuǎn)換與數(shù)據(jù)輸出電路。對(duì)比這些電路，其中速度最難提升的是列級(jí)ADC。由于列級(jí)ADC在CMOS圖像傳感器中的特殊性，考慮到功耗和面積的雙重約束，一般采用的是單斜式結(jié)構(gòu)，即斜坡ADC。斜坡ADC的組成單元包括采樣保持，比較器，計(jì)數(shù)器等關(guān)鍵模塊。對(duì)于n位分辨率的ADC，計(jì)數(shù)器的計(jì)數(shù)范圍為從0到2n－1個(gè)主時(shí)鐘，可見，斜坡ADC的速度隨著分辨率的提升急劇下降，這導(dǎo)致在高精度量化的應(yīng)用中很難克服速度衰減問題。

因此，文獻(xiàn)[8－13]對(duì)單斜式結(jié)構(gòu)進(jìn)行了不斷的改進(jìn)，其中共性的特點(diǎn)是都提出了兩步式的解決方案。很明顯，兩步式結(jié)構(gòu)可以壓縮斜坡ADC的轉(zhuǎn)換時(shí)間，然而這里有個(gè)關(guān)鍵問題是，在兩步式的量化過程中，斜坡被分為多個(gè)分段區(qū)間的斜坡相疊加而成，這對(duì)斜坡間的無縫切換要求比較高，否則會(huì)存在各斜坡之間的非線性誤差。斜坡之間的切換很難做到無縫切換，總會(huì)存在一定的誤差，這使得該方法的精度受到一定的制約。文獻(xiàn)[11]對(duì)斜坡間的誤差進(jìn)行了研究，提出了一種巧妙的解決方法，但是為了確保存儲(chǔ)電壓的精度需要增大斜坡電壓保持電容，這將會(huì)導(dǎo)致大陣列下斜坡驅(qū)動(dòng)能力必須大大增加，造成芯片面積和功耗的巨大消耗。文獻(xiàn)[12]提出的兩步式相關(guān)多采樣方法雖然可以提高兩步式的轉(zhuǎn)換速度，但是對(duì)于低位的轉(zhuǎn)換仍存在子區(qū)間由于失調(diào)失配引起的銜接性問題。文獻(xiàn)[13]更是將兩步式單斜式改進(jìn)為兩步式SAR與SS的合成，進(jìn)一步壓縮了轉(zhuǎn)換時(shí)間，雖然第二步的子斜坡區(qū)間是實(shí)時(shí)產(chǎn)生的，但是斜坡間的失配問題依然存在。

針對(duì)上述分析的問題，本文基于兩步式架構(gòu)的設(shè)計(jì)思想，以進(jìn)一步提高兩步式的速度為目標(biāo)，一方面將兩步式中的第一步前移到像素的采樣讀出階段，實(shí)現(xiàn)時(shí)間的共享，消除了兩步式中第一步消耗的時(shí)間。另一方面，通過第一步的處理，將第二步的斜坡下移到第一個(gè)斜坡區(qū)間，即實(shí)現(xiàn)單一區(qū)間的量化，避免了多斜坡之間的非線性問題。具體的設(shè)計(jì)方案與驗(yàn)證結(jié)果如下所述。

1 基于時(shí)間共享與固定區(qū)間的高速高精度兩步式A/D轉(zhuǎn)換架構(gòu)

傳統(tǒng)的單斜式ADC結(jié)構(gòu)如圖1所示，其中AMP和電容C1，C2組成像素輸出的采樣與放大電路，放大倍數(shù)由C1和C2的比例決定，電容C3為保持電容。在單斜式ADC的量化階段，比較器CMP對(duì)保持的模擬電壓和斜坡電壓進(jìn)行比較，同時(shí)在比較的過程沖同步計(jì)數(shù)，當(dāng)比較器翻轉(zhuǎn)時(shí)的計(jì)數(shù)值即為量化的數(shù)字結(jié)果。正是由于這一過程的特點(diǎn)，其量化時(shí)間比較長(zhǎng)。隨之改進(jìn)的結(jié)構(gòu)是圖2所示的兩步式結(jié)構(gòu)，該結(jié)構(gòu)可以將單斜式的時(shí)間消耗大幅壓縮。但是從圖3所示的兩步式多斜坡區(qū)間的關(guān)系可以看出，斜坡之間的無縫切換非常重要，它對(duì)線性誤差影響很大。

圖1 單斜式ADC結(jié)構(gòu)

圖2 兩步式多斜坡ADC結(jié)構(gòu)

圖3 兩步式斜坡間的關(guān)系

本文針對(duì)這一問題提出了一種有效的解決方案，如圖4所示。由AMP和電容C1，C2組成的像素輸出采樣放大電路與傳統(tǒng)結(jié)構(gòu)一致，所不同的是，在本文提出的兩步式中，每一步的具體工作過程如下所述。其中VL到VH是列級(jí)ADC的模擬量化范圍，按照兩步式的工作過程，第一步量化M位，n＝2M－1，第二部量化K位。

第一步，開關(guān)S1閉合，開關(guān)S2閉合至CMP1翻轉(zhuǎn)時(shí)刻，保持電容C3的下極板會(huì)根據(jù)像素輸出采樣放大的值動(dòng)態(tài)切換，直至切換到預(yù)期的值。由于像素輸出與采樣放大的時(shí)間是一定的，所以將在這一段時(shí)間內(nèi)，對(duì)正在建立的保持電壓VA進(jìn)行從V1到Vn的比較，當(dāng)VA超過V1時(shí)，保持電容C3的下極板接V1。當(dāng)VA超過V2時(shí)，保持電容C3的下極板再切換到V2。當(dāng)VA趨于穩(wěn)定時(shí)，保持電容C3的下極板將固定到上一狀態(tài)保持不變。比較器的比較過程和電容C3下極板的變化過程是同時(shí)發(fā)生的，當(dāng)比較器狀態(tài)發(fā)生變化后，此時(shí)電容下極板的開關(guān)將會(huì)斷開，此時(shí)電容下極板維持當(dāng)前值。需要注意的是，電容上下極板變化的過程中互相不會(huì)有影響，這需要提高采樣放大的輸出驅(qū)動(dòng)來保證。

第二步，這一步才是列級(jí)ADC真正消耗時(shí)間的部分。此時(shí)S1和S2均為斷開狀態(tài)，保持電容C3兩端的電壓差此時(shí)處于VL到V1之間，因此，將保持電容C3兩端的電壓差與VL到V1之間的固定斜坡進(jìn)行類似于單斜式結(jié)構(gòu)的比較，完成第二步的量化。

最后，將第一步的結(jié)果和第二步的結(jié)果相加，即得到最終的量化結(jié)果。以圖4中的VA為例，在采樣電路輸出過程中，同步查找VA所在的區(qū)間:

圖4 本文提出的兩步式結(jié)構(gòu)與時(shí)序關(guān)系圖

在細(xì)量化區(qū)間，針對(duì)式(1)中的ΔV，通過四輸入比較器直接得到單一區(qū)間的斜坡比較，即ΔV在式(3)中進(jìn)行比較量化，最終通過對(duì)m和k進(jìn)行譯碼實(shí)現(xiàn)M＋K位的高精度量化結(jié)果。

從上面推導(dǎo)可以得到，列級(jí)采樣保持結(jié)束后，電容C3兩端的壓差時(shí)鐘VC3，對(duì)應(yīng)比較器的V1P和V1N輸入端，比較器的另外一組輸入端V2P和V2N對(duì)應(yīng)固定的斜坡信號(hào)，保證了V1到VH的任意一點(diǎn)信號(hào)都可以被快速且單一區(qū)間量化。

根據(jù)上述分析可以看出，本文提出的方法具有以下優(yōu)勢(shì):①利用列級(jí)采樣過程的時(shí)間，并行完成了粗量化的工作，為兩步式A/D轉(zhuǎn)換節(jié)省了大量時(shí)間；②保持電容C3的下極板電壓不會(huì)發(fā)生類似傳統(tǒng)結(jié)構(gòu)的電壓突變，從而降低電容對(duì)切換速度的制約；③細(xì)量化階段的電壓比較始終采用單斜坡實(shí)現(xiàn)，而且沒有引入余量增益與做差電路，從而提升了粗細(xì)量化的斜街，避免了傳統(tǒng)兩步式的切換誤差問題。利用本文提出的方法可以在提高兩步式A/D轉(zhuǎn)換速度的同時(shí)，也改進(jìn)了粗細(xì)量化的轉(zhuǎn)換精度，為高動(dòng)態(tài)范圍的CMOS圖像傳感器提供了有效的解決方案。

2 實(shí)驗(yàn)結(jié)果與數(shù)據(jù)分析

為了驗(yàn)證所提出方法在實(shí)際芯片中的可行性，論文在一款基于55 nm 1P4M工藝的2 048×2 048規(guī)模CMOS圖像傳感器設(shè)計(jì)中對(duì)上述提出的改進(jìn)方法進(jìn)行了具體電路的詳細(xì)設(shè)計(jì)與測(cè)試驗(yàn)證。設(shè)計(jì)輸入為2 048列像素輸出列線的模擬信號(hào)，量化范圍為1.2 V到2.8 V。該設(shè)計(jì)的分辨率為12位，計(jì)數(shù)器時(shí)鐘頻率為500 MHz，其中第一步量化4位，時(shí)間長(zhǎng)度為0.5μs，第二步量化8位，時(shí)間長(zhǎng)度為0.5μs。具體在電路實(shí)現(xiàn)中的表現(xiàn)是，在像素輸出與列級(jí)采樣的過程中，對(duì)采樣保持建立過程中的信號(hào)最多進(jìn)行24－1次比較，根據(jù)比較的結(jié)果確定開關(guān)S2<1∶24－1>的編碼方式，從而確定保持電容C3的下極板所接電位。同時(shí)輸出比較器最后一次翻轉(zhuǎn)對(duì)應(yīng)的電位作為最后加法器的輸入。在第二步的量化中，斜坡范圍為1.2 V到1.3 V，計(jì)數(shù)器的范圍為0到255，比較器翻轉(zhuǎn)時(shí)對(duì)應(yīng)的計(jì)數(shù)器值為底8位的量化結(jié)果。最后將兩步的量化結(jié)果拼接相加得到12位數(shù)字信號(hào)的完整輸出。

如圖5所示為電路內(nèi)部詳細(xì)的設(shè)計(jì)原理。其中虛線框中的電路為列級(jí)電路，共有2 048列，V1到Vn的參考電壓信號(hào)和VL到V1的固定斜坡信號(hào)由芯片級(jí)共用電路提供。由于電容C3的下極板會(huì)根據(jù)VA上升的幅度呈臺(tái)階上升，最終當(dāng)VA穩(wěn)定時(shí)，C3的兩端電壓差處于V1－VL之間，這樣就可以將所有信號(hào)下移到V1－VL之間。對(duì)于V1到Vn的參考電壓信號(hào)，由于是直流信號(hào)，可以很好的保證列級(jí)之間的一致性。而對(duì)于VL到V1的固定斜坡信號(hào)，由于是受時(shí)間約束的瞬態(tài)信號(hào)，在版圖布局時(shí)，需要充分考慮列級(jí)金屬走線引入的布局差異，通過反補(bǔ)償?shù)姆绞降窒屑?jí)之間的差異，同時(shí)，在時(shí)間允許的情況下，也可以考慮采用數(shù)字相關(guān)雙采樣技術(shù)予以消除。如圖6所示為考慮像素規(guī)格尺寸的列級(jí)版圖設(shè)計(jì)，實(shí)際設(shè)計(jì)列寬為7.5μm，為了提升電路在有限列寬下的抗干擾程度，關(guān)鍵的參考信號(hào)、斜坡信號(hào)、電源地信號(hào)走線均采用了提升驅(qū)動(dòng)能力與隔離的措施。

圖5 兩步單斜ADC電路在列級(jí)的并行實(shí)現(xiàn)

圖6 本文提出的兩步單斜ADC電路與版圖實(shí)現(xiàn)

通過將量化后的數(shù)字信號(hào)與模擬輸入信號(hào)進(jìn)行比對(duì)后發(fā)現(xiàn)，論文所提出的方法實(shí)現(xiàn)了高速與高精度的目標(biāo)，圖7所示為光電轉(zhuǎn)換實(shí)際輸出曲線，圖8所示為DNL和INL的實(shí)際仿真驗(yàn)證曲線，其中DNL的最大值為0.12LSB，INL的最大值為0.08LSB，這一優(yōu)秀的線性誤差參數(shù)將為高端CMOS圖像傳感器提供良好的支持。表1列出了本文驗(yàn)證結(jié)果與相關(guān)文獻(xiàn)的對(duì)比，可見，本文工作采用時(shí)間共享后，將行時(shí)間壓縮到500 ns，提高了CMOS圖像傳感器的幀頻。采用固定區(qū)間的細(xì)量化后，DNL和INL質(zhì)保均表現(xiàn)良好，顯示了一定的線性優(yōu)勢(shì)。除此之外，論文在功耗和噪聲方面，也沒有任何犧牲。

表1 本文研究成果與參考文獻(xiàn)的對(duì)比

圖7 光電轉(zhuǎn)換實(shí)際輸出曲線

圖8 DNL和INL的驗(yàn)證對(duì)比曲線

3 結(jié)論

本文針對(duì)單斜式ADC的速度有限缺點(diǎn)和兩步式多斜式ADC的線性誤差缺點(diǎn)，提出了一種基于時(shí)間共享和單區(qū)間斜率的高速高精度兩步式ADC結(jié)構(gòu)。采用第一步與像素輸出采樣并行的方式，進(jìn)一步提高了兩步式ADC的速度。采用電容頂極板電壓切換技術(shù)，將兩步式的多斜式轉(zhuǎn)換為單個(gè)固定的斜坡，解決了多斜坡之間的線性誤差問題。該方法在一款基于55 nm 1P4M工藝的2 048×2 048規(guī)模CMOS圖像傳感器中進(jìn)行了實(shí)際驗(yàn)證，結(jié)果表明，行時(shí)間可以加快到500 ns的同時(shí)，非線性誤差控制在0.12LSB以內(nèi)，為高端CMOS圖像傳感器的設(shè)計(jì)提供了有效的解決方案。