余安喜， 羅笑冰， 李德鑫， 杜湘瑜

(國防科技大學 電子科學學院， 長沙 410073)

時序邏輯電路設計是“數字電路與邏輯設計”課程教學的重點和難點之一?？紤]到同步時序邏輯電路的工作頻率范圍較寬，不易產生競爭-冒險現象，盡管電路較為復雜，在設計穩(wěn)定性和工作頻率要求較高的中大規(guī)模時序系統(tǒng)時一般采用同步時序電路來設計。

同步時序邏輯電路的一般設計方法如圖1所示，主要包括邏輯抽象、狀態(tài)化簡、狀態(tài)分配、邏輯化簡、觸發(fā)器選型、畫邏輯圖、自啟動驗證等設計過程。

圖1 同步時序邏輯電路的一般設計方法

為了形象展示時序邏輯電路的設計方法和設計過程，許多教材采用了串行數據檢測器的經典設計案例：設計一個串行數據檢測器，要求連續(xù)輸入3個或3個以上的1 時輸出為1，其它輸入情況下輸出為0[1-2]。

教材通過詳細介紹檢測器的設計過程，較為清晰地表達出了狀態(tài)化簡的基本思想和基本原則。然而，多年來在廣大師生之間圍繞該經典案例引發(fā)的疑問、爭論和質疑不斷涌現，使得該教學案例成為本門課程的教學難點之一。2002年，龍勝春指出傳統(tǒng)設計方法中狀態(tài)化簡后的電路在有些情況下是不能正常工作的[3]。2006年，陳云洽指出狀態(tài)化簡本質上不會改變電路的邏輯功能，并提出在輸入數據穩(wěn)定時進行檢測的米利型和摩爾型電路設計方法[4]。

需要注意的是，教材指出，其所用方法要求輸入數據與時鐘信號同步，即狀態(tài)轉換的同時(時鐘信號的有效邊沿到來時)，輸入也改換為下一個輸入數據。這一說明很自然給同學們帶來疑問，實際情況下輸入數據不大可能與時鐘信號嚴格同步，而如果兩者不同步，電路又該如何設計呢？應該如何選擇電路結構，米利型和摩爾型電路的差異在哪里呢？圍繞這些疑問，如果教師不能在教學過程中從基礎概念上加以解釋，勢必造成學生在基本概念和知識體系學習上的不扎實、不完整，嚴重影響學習效果。

1 串行數據檢測器設計及其缺陷分析

1.1 傳統(tǒng)檢測器設計及缺陷

在輸入數據與時鐘信號完全同步的理想情況下，教材給出的傳統(tǒng)電路設計如圖2所示。

圖2 傳統(tǒng)串行數據檢測器設計

實際情況下，由于電路延時，這里同步假設過于理想。不失一般性，假設時鐘周期和輸入數據變化周期均為T(數據常常依時鐘周期采樣獲得)，而時鐘下降沿較輸入數據延遲時間d。取T=60 ns，d=20 ns，獲得檢測波形如圖3所示。

圖3 傳統(tǒng)檢測器的錯誤輸出波形(d=20 ns)

可見，檢測器在連續(xù)輸入2個1時即錯誤輸出了有效檢測結果，且結果出現在數據輸入1后(40+d) ns處，尚不足2個時鐘周期，顯然與設計目標不符。

1.2 改進型檢測器設計及缺陷

考慮實際應用系統(tǒng)不應在數據轉換瞬間進行檢測，文獻給出了兩種改進方法[4]。

方法一是通過增加1個上升沿的D觸發(fā)器，將觸發(fā)器狀態(tài)延遲到上升沿，然后再生成檢測器輸出。然而，該電路兩種不同邊沿觸發(fā)器的使用讓同學們理解問題更加困難，并且當時延d

圖4 改進方法一的錯誤輸出波形(d=20 ns)

方法二是設計一種摩爾型電路，在S3狀態(tài)下輸出檢測結果，輸出與時鐘周期保持同步，且與輸入不直接相關。盡管該方法可有效解決實際情況下數據與時鐘不同步情況下的檢測問題，但該解決方案不僅無法向同學們展示米利型電路設計實例，同時也不能引出等價狀態(tài)的狀態(tài)化簡問題，失去了一個很好的狀態(tài)化簡實例，不符合本部分課程教學目標。

2 從邏輯抽象解釋電路設計本質

讓我們回到電路設計的第一步邏輯抽象，來分析電路設計的本質，從而揭示產生以上現象的原因。實際上前述不同的電路設計是達成了不同的設計目標，進而形成了不同的邏輯抽象結果。由于原題目對設計目標描述不夠具體，造成不同設計者對設計目標的具象不同，相應的邏輯抽象也不同。

(1)傳統(tǒng)檢測器的邏輯抽象是建立在數據同步的理想假設下，此時S2和S3兩種狀態(tài)下的輸出和次態(tài)都是相同的，因此兩狀態(tài)等價，可以化簡。這種情況下，檢測輸出與輸入數據、時鐘信號都是同步的。

(2)當數據不同步時，進入S2狀態(tài)僅表示連續(xù)輸入了兩個1，此時輸出應保持為0，而只有進入S3狀態(tài)，才表明連續(xù)輸入了3個或3個以上的1，此時輸出應為1?？梢姡琒2和S3兩種狀態(tài)的輸出不同，即兩狀態(tài)不等價，也就不能做狀態(tài)化簡。此時，可將電路設計為摩爾型(改進方法二)，讓檢測輸出與時鐘信號保持同步。

可見，數據轉換與觸發(fā)時鐘是否同步，決定了電路設計要解決的問題在根本上就是不同的，相應的邏輯抽象也是不同的。不同的邏輯抽象結果下，狀態(tài)的等價性發(fā)生了根本變化，狀態(tài)化簡過程也將隨之改變，米利型和摩爾型的電路結構選擇也就清晰了。更多情況、更詳細的討論可參見文獻[5]。

3 實用的串行數據監(jiān)測器電路設計

考慮到實際應用中，檢測時鐘信號與輸入數據有一定時延的，合理的解決思路是：首先將輸入數據進行預處理，即通過一個時鐘控制的寄存器，實現與檢測時鐘的同步，然后再輸入一個傳統(tǒng)的串行數據檢測器。實用的串行數據檢測器電路如圖5所示。

圖5 實用的串行數據檢測器設計

圖6給出了數據不同步時(d=20 ns)下的檢測波形，可見檢測結果的波形與設計目標相一致。

圖6 實用電路的輸出波形(d=20 ns)

需要說明的是，原教材在原例題解析中也給出了類似的補充說明，但未就數據不同步帶來的影響展開深入討論，也沒有給出完整的電路設計，理解起來難度較大。

4 具體案例教學實施方法

通過上面的分析，我們從檢測時鐘信號與輸入數據不嚴格同步的實際情況出發(fā)，理清了數據同步預處理環(huán)節(jié)與經典電路設計方法的關系。我們可以通過將傳統(tǒng)設計方法和實用的電路設計相結合，在課堂上以教學案例的形式，把時序邏輯電路設計方法與流程中涉及的邏輯抽象、狀態(tài)等價、狀態(tài)化簡等理論問題完整的實例化展開，同時鼓勵同學們在實驗室實現該電路或者完成Verilog仿真，嘗試分析其中的數據與時鐘同步問題，通過觀察記錄不同延時情形下的波形，更加深入地去思考電路運行的內在機理，體會實際電路與經典理論之間的聯(lián)系與區(qū)別，從而激發(fā)同學們夯實理論知識體系和解決實際問題的創(chuàng)新性思維能力。

5 結語

本文圍繞串行數據檢測器這一時序邏輯電路設計的教學案例進行探討，根據檢測觸發(fā)時鐘與輸入數據同步和非同步兩種情形，分析了傳統(tǒng)電路和兩種改進型電路的輸出波形、設計缺陷及其邏輯抽象本質，提出了實用化的電路設計，最后從如何激發(fā)同學們夯實理論知識體系和解決實際問題的創(chuàng)新性思維能力的角度，給出了本案例教學的具體實施方法。

總之，傳統(tǒng)電路設計有利于理解時序邏輯電路設計中的狀態(tài)化簡問題，實用化的電路設計只需對電路前端引入預處理過程，實現簡單。同時教學過程中，還可通過繪制各種情形下的波形圖，形象展示米利型和摩爾型兩種電路結構對輸出波形的影響，還可鼓勵同學們課后完成電路設計的全流程仿真。這樣，教學過程的理論體系更完整、邏輯性更強，理論與實際應用相結合，對于活躍同學們應用理論知識解決實際問題的創(chuàng)新性思維很有益處。