陳林楷 黃中鎧

（廣東工業(yè)大學(xué) 廣東省廣州市 510006）

隨著高速數(shù)字電路工作頻率不斷增加，信號升降時間不斷縮短，電路集成率不斷提高，反射、串?dāng)_、振鈴、衰減等信號完整性問題日益突出，但這些勢必會削弱系統(tǒng)的性能，干擾系統(tǒng)的正常工作。當(dāng)傳輸線上的電路中數(shù)字信號的延時大于其上升沿一半的時間，或者當(dāng)數(shù)字邏輯電路的頻率達(dá)到或超過45-50MHz時，則該電路可稱為高速電路。AM335X是TI的32位精簡指令集計算機(jī)處理器，其采用ARM Cortex-A8架構(gòu)，其內(nèi)部時鐘頻率可達(dá)1GHz，其芯片接口通信的信號速率可以達(dá)400MHz，是一個典型的高速電路系統(tǒng)。本文基于AM335X的系統(tǒng)設(shè)計與實(shí)現(xiàn)，對系統(tǒng)設(shè)計與高速仿真中涉及的信號完整性問題進(jìn)行了分析與研究，以縮短PCB設(shè)計周期，提高研發(fā)效率。

1 信號完整性

信號完整性(Signal Intergrety,SI)是指高速電路信號線中信號的質(zhì)量。在規(guī)定時間內(nèi)信號能不失真地從信號源端傳送到負(fù)載端，則稱該信號是完整的。信號完整性差并不是由單一因素造成的，而是由多種因素共同造成的，主要的信號完整性問題包括反射、串?dāng)_、損耗等。具體來講，信號完整性是指信號在互連線上的質(zhì)量，即信號在電路中對正確的時序和電壓作出響應(yīng)的能力。如果電路中信號能夠以要求的時序、持續(xù)時間和電壓幅度到達(dá)接收器且不損壞接收器的情況下，就表明該電路具有較好的信號完整性。反之，當(dāng)信號不能響應(yīng)或者誤響應(yīng)時，就出現(xiàn)了信號完整性問題。

在高速PCB中，當(dāng)信號沿傳輸線傳播時所受到的瞬態(tài)阻抗發(fā)生變化，則一部分信號將被反射，另一部分信號發(fā)生失真并繼續(xù)沿傳輸線傳播下去。信號反射是信號完整性最基本問題之一，是單一網(wǎng)絡(luò)中所有信號質(zhì)量問題的根源。反射是傳輸線中的回聲，如果源端、負(fù)載端和傳輸線的阻抗不匹配，就會引起信號反射，信號能量不能被完全接收，同時一部分反射回源端。反射會導(dǎo)致接收端信號變?nèi)酰盘柕氖д鏁剐盘栙|(zhì)量下降，并導(dǎo)致邏輯電平誤判或者元器件的不正確觸發(fā)，甚至造成器件損壞。根據(jù)傳輸線、驅(qū)動器、接收器的特性阻抗，采用一定的阻抗匹配來減少和消除反射，從而使源、負(fù)載端反射系數(shù)為零來抑制反射。在實(shí)際的PCB設(shè)計中，可以通過電阻串聯(lián)端接方式、電阻并聯(lián)端接方式、RC并聯(lián)端接（AC并聯(lián)端接）、戴維南端接或者肖特基二極管終端端接的方法進(jìn)行傳輸線阻抗匹配，但在金手指、貼片器件、插接器件的焊盤和傳輸線的連接處不可避免地會出現(xiàn)線寬的變化，從而導(dǎo)致信號阻抗的不連續(xù)性而產(chǎn)生信號反射，此時可以采用添加淚滴的方法使阻抗由突變轉(zhuǎn)為漸變，以減小信號的反射。但總的來說還是要盡可能減少阻抗變化的程度和阻抗不連續(xù)點(diǎn)的數(shù)量，以便改善信號質(zhì)量。

當(dāng)一個信號沿傳輸線傳播時，由于鄰近傳輸線的電磁耦合會產(chǎn)生不希望的電壓噪聲，這稱為串?dāng)_。這種串?dāng)_是由于兩根信號線之間的耦合，即由信號線之間的互感和互容耦合引入的。電容耦合觸發(fā)耦合電流，電感耦合引起耦合電壓。串?dāng)_過多會導(dǎo)致信號誤觸發(fā)，導(dǎo)致系統(tǒng)工作異常。如果受害線上也有信號傳播時，受害線反過來就變成了攻擊線，而攻擊線就變成了受害線，此時兩條線會互相干擾。串?dāng)_有近端串?dāng)_以及遠(yuǎn)端串?dāng)_之分。其中近端串?dāng)_，縮寫為NEXT，是衡量單鏈路/通道的一個性能參數(shù)，測量從攻擊傳輸線耦合到被攻擊傳輸線的傳輸線近端（源端）信號。遠(yuǎn)端串?dāng)_縮寫為FEXT，也在一個通道內(nèi)測量，遠(yuǎn)端串?dāng)_與NEXT有很多相似之處，但其是在傳輸線的遠(yuǎn)端（負(fù)載端）測量。一般情況下在布線過程中，當(dāng)遇到串?dāng)_問題時，可以加大線間距，或者將傳輸線由微帶線變?yōu)閹罹€。同層信號之間的串?dāng)_無法避免，雖然增加線間距可以改善串?dāng)_問題，但是通常印制電路板上的空間有限，線間距受限制無法無限增加。

2 IBIS模型與Hyperlynx仿真軟件

信號完整性仿真模型主要有IBIS模型、SPICE模型、VHDL_AMS模型等。IBIS（Input/Output Buffer Information Specification）模型是一種基輸入輸出緩沖器的電壓電流曲線的快速、準(zhǔn)確建模的模型。它是一種反映了芯片驅(qū)動和接收電氣特性的國際標(biāo)準(zhǔn)。具體來說，IBIS模型提供了一個標(biāo)準(zhǔn)的文件格式來記錄輸入輸出接口類型、輸出阻抗、上升/下降時間和輸入負(fù)載等，作為驅(qū)動源的參數(shù)，用于計算和模擬高頻反射，如反射和串?dāng)_。工程人員可以使用該模型配合仿真軟件以及實(shí)際的線路來分析印制電路板上信號的完整性問題。IBIS目的是在于不向用戶提供實(shí)際電路信息的情況下提供電路的行為方面信息。該模型以文本格式生成，其主要包含了電流與電壓(I/V)和電壓與時間(V/T)等數(shù)據(jù)，使用之前需要先檢查的內(nèi)容包括其驅(qū)動強(qiáng)度，曲線的單調(diào)性、漏電流、內(nèi)部端接電阻阻值以及上升沿下降沿的斜率等。目前IBIS模型受到半導(dǎo)體制造商的歡迎和支持，現(xiàn)在各大半導(dǎo)體器件制造商和EDA公司都支持IBIS規(guī)范，提供適當(dāng)?shù)腎BIS模型和軟件仿真工具以便工程開發(fā)人員使用。

Mentor Graphics公司的信號完整性分析工具HyperLynx是非常好的信號完整性仿真軟件，其包含兩個基本工具LineSim和BoardSim，分別用于前仿真(原理級)和后仿真(PCB級)。HyperLynx可以在電路板上實(shí)現(xiàn)信號過信號的完整性仿真。通過對仿真結(jié)果的分析，可以消除設(shè)計風(fēng)險，建立設(shè)計約束規(guī)則，提高設(shè)計效率，縮短開發(fā)周期。

3 AM335X系統(tǒng)仿真與分析

3.1 硬件系統(tǒng)仿真平臺搭建

為了驗(yàn)證理論推導(dǎo)的正確性及優(yōu)化對設(shè)計方案的有效性，解決以AM335X為主控的嵌入式硬件平臺中所遇到的信號完整性問題，為硬件設(shè)計提供一套重復(fù)可用的設(shè)計規(guī)范流程，本文采用具有代表性的硬件產(chǎn)品，系統(tǒng)框圖如圖1所示。本文源端的模型采用TI提供的AM335X的IBIS模型，而負(fù)載端采用Micrion官網(wǎng)提供的MT41J256M16RE的IBIS模型，其接口類型為DDR3，采用“8bit預(yù)取”技術(shù)，其IO頻率可達(dá)1600MHz。源端和負(fù)載端的芯片均為FBGA封裝，管腳位置在芯片的底部。傳輸線仿真選用DDR3接口的數(shù)據(jù)線,采用數(shù)據(jù)線進(jìn)行仿真所獲得的解決方案具有很高的可復(fù)用性。其中源端的模型參數(shù)具體為Model_263--3-STATE,1.5V,ODT off,slowest,0.67*RExt,IND,10%,SR11_12MA_10PER_1P5，即三態(tài)輸出，SSTL-15電平標(biāo)準(zhǔn)，關(guān)閉ODT，速度調(diào)最慢方便觀察實(shí)驗(yàn)現(xiàn)象，選擇0.67*RExt使得源端輸出電流可達(dá)到12mA，提高驅(qū)動端驅(qū)動能力，其中RExt為49.9ohm。

圖1：AM335X系統(tǒng)框圖

系統(tǒng)包括一片DDR3，電平標(biāo)準(zhǔn)為SSTL-15，主控芯片選用AM335X系列。出于成本考慮，印制電路板的電路板基材采用常用的FR-4，其介電常數(shù)為4.05，印制電路板疊層為6層電路板，厚度為1.6mm，內(nèi)層銅厚0.5oz，外層銅厚1oz，傳輸線采用的信號線為單端50Ω阻抗匹配的微帶線，根據(jù)阻抗計算線寬為5.78mil。印制電路板的疊層結(jié)構(gòu)示意圖如圖2所示。

圖2：印制電路板疊層結(jié)構(gòu)示意圖

3.2 仿真

由于系統(tǒng)信號量大，對所有信號都進(jìn)行仿真耗時長，且不現(xiàn)實(shí)，因此實(shí)驗(yàn)只能對系統(tǒng)中的關(guān)鍵信號進(jìn)行仿真，然后映射到其他信號上。系統(tǒng)中的關(guān)鍵信號由信號上升時間、工作頻率和布線長度等來決定。由此可見，高速信號主要分布在SDRAM DDR3等接口上，特別是時鐘網(wǎng)絡(luò)中的信號，對其他信號既是敏感的受害者，也是攻擊者。本文對信號完整性分析中的串?dāng)_和反射進(jìn)行了Line Sim分析。通過反射仿真可以為高速信號選擇更合適的終端阻抗匹配電阻阻值，而串?dāng)_仿真可以對實(shí)際布線進(jìn)行約束，以盡量減小信號完整性問題。

3.2.1 反射仿真

由于該數(shù)據(jù)線在初始設(shè)計時沒有終端電阻，仿真時信號過沖、振蕩現(xiàn)象比較嚴(yán)重。一般情況下，超調(diào)幅度一般應(yīng)限制在5%以內(nèi)，否則線噪聲和信號反射會造成數(shù)據(jù)誤差或時序紊亂。選取單端數(shù)據(jù)線DDR_D0作為仿真對象，使用串聯(lián)電阻實(shí)現(xiàn)阻抗匹配的方法，添加串聯(lián)電阻R1。如圖3所示建立反射仿真模型，U1.M3為驅(qū)動源，R1為匹配電阻，TL1為特征阻抗50ohm的傳輸線，U2.E3為接收源，在U2.E3觀察反射波形。

圖3：反射仿真模型圖

激勵波形頻率設(shè)置為100Mhz，傳輸線線長為1inch。參數(shù)掃描設(shè)置串聯(lián)端接電阻R1從0ohm到25ohm，步長

5ohm。

經(jīng)過良好的串聯(lián)電阻匹配后超調(diào)和振蕩現(xiàn)象有較大程度的改善。圖4為負(fù)載端反射仿真的波形圖，在串聯(lián)端接匹配0ohm到25ohm范圍，隨著匹配電阻R1由0ohm（無端接匹配）越接近25ohm（良好端接匹配），高速信號受反射影響越小，出現(xiàn)的振鈴、過沖現(xiàn)象越少，上升時間越長，其中無端接匹配超調(diào)幅度已經(jīng)超過16%，而25ohm的端接信號超調(diào)低于1%。結(jié)合實(shí)際阻值考慮，最終確定串聯(lián)匹配電阻為22ohm。為了達(dá)到好的匹配效果，串聯(lián)端接匹配電阻需靠近驅(qū)動端，驅(qū)動端輸出到串聯(lián)電阻這一段的傳輸路徑最好較短，短到可以忽略這一段傳輸線的影響，因此在此處布線的過程中也應(yīng)該注意串聯(lián)端接匹配電阻的位置。

圖4：負(fù)載端反射仿真波形圖

3.2.2 串?dāng)_仿真

串?dāng)_受傳輸線的互容與互感決定，因此其受傳輸線耦合長度、傳輸線耦合間距、信號上升時間、介電層厚度、介質(zhì)層介電常數(shù)等因素影響。但由于受傳輸線耦合長度和傳輸線耦合間距影響較大，所以著重分析傳輸線耦合長度和傳輸線耦合間距對高速信號串?dāng)_現(xiàn)象的影響。

首先對高速信號的串?dāng)_進(jìn)行建模。選取數(shù)據(jù)線DDR_D0、DDR_D1為實(shí)驗(yàn)對象，對DDR_D1進(jìn)行串?dāng)_仿真。將DDR_D0設(shè)置為攻擊線，DDR_D1設(shè)置為被攻擊線，由于只考慮攻擊線所產(chǎn)生的串?dāng)_影響，而對被攻擊線本身的信號不做過多關(guān)注，攻擊線是有源的，被攻擊線建模是無源的傳輸線。建立的電路仿真模型如圖5所示：U1.M3為驅(qū)動源，R1為匹配電阻，TL1與TL2為特征阻抗50ohm的兩耦合傳輸線，R2為被攻擊線上靠近驅(qū)動源的電阻，R3為被攻擊線上遠(yuǎn)離驅(qū)動源的電阻，在R2觀察近端串?dāng)_波形，在R3觀察遠(yuǎn)端串?dāng)_波形。

圖5：串?dāng)_仿真模型圖

分析傳輸線耦合長度對高速信號串?dāng)_現(xiàn)象的影響。此時雙線耦合間距固定為5mil，激勵波形頻率設(shè)置為400Mhz。參數(shù)掃描設(shè)置為兩傳輸線的耦合長度從0.5inch到3inch，步長0.5inch。實(shí)驗(yàn)結(jié)果如圖6所示，近端串?dāng)_波形是正向的干擾，圖中由峰值低到峰值高的波形對應(yīng)傳輸線耦合長度0.5inch到3inch情況下的，而遠(yuǎn)端串?dāng)_波形為負(fù)向的干擾，圖由峰值低到峰值高的波形對應(yīng)傳輸線耦合長度0.5inch到3inch情況下的遠(yuǎn)端串?dāng)_波形。在上述實(shí)驗(yàn)條件下，傳輸線耦合長度從0.5inch到3inch所對應(yīng)的近端串?dāng)_峰值在20mV到70mV之間，所對應(yīng)的遠(yuǎn)端串?dāng)_峰值在-10mV到-50mV之間。

圖6：不同傳輸線耦合長度下的近端串?dāng)_與遠(yuǎn)端串?dāng)_仿真波形圖

分析傳輸線耦合間距對高速信號串?dāng)_現(xiàn)象的影響。耦合長度固定為1inch，激勵波形頻率設(shè)置為400Mhz。參數(shù)掃描設(shè)置為兩傳輸線的耦合間距從6mil到12mil，步長1.2mil。實(shí)驗(yàn)結(jié)果如圖7所示，近端串?dāng)_波形是正向的干擾，圖中由峰值高到峰值低的波形對應(yīng)傳輸線耦合間距6mil到12mil情況下的近端串?dāng)_波形，而遠(yuǎn)端串?dāng)_波形為負(fù)向的干擾，圖由峰值高到峰值低的波形對應(yīng)傳輸線耦合間距6mil到12mil情況下的遠(yuǎn)端串?dāng)_波形。在上述實(shí)驗(yàn)條件下，傳輸線耦合間距從6mil到12mil所對應(yīng)的近端串?dāng)_峰值在15mV到36mV之間，所對應(yīng)的遠(yuǎn)端串?dāng)_峰值在-10mV到-15mV之間。

圖7：不同傳輸線耦合間距下的近端串?dāng)_與遠(yuǎn)端串?dāng)_仿真波形圖

由以上實(shí)驗(yàn)結(jié)果可以發(fā)現(xiàn)，近端串?dāng)_峰值和遠(yuǎn)端串?dāng)_峰值與耦合長度呈正相關(guān)關(guān)系，而與耦合間距呈負(fù)相關(guān)關(guān)系。傳輸線耦合長度越長，根據(jù)傳輸線理論，其互感越大，導(dǎo)致高速信號線產(chǎn)生的近端串?dāng)_和遠(yuǎn)端串?dāng)_越大；傳輸線耦合間距越大，根據(jù)傳輸線理論，其互容越小，導(dǎo)致高速信號線產(chǎn)生的近端串?dāng)_和遠(yuǎn)端串?dāng)_越小，實(shí)驗(yàn)結(jié)果與傳輸線理論一致。

同時分析板材（介質(zhì)層）介電常數(shù)對高速信號串?dāng)_現(xiàn)象的影響時，參數(shù)掃描設(shè)置介電層介電常數(shù)從2.55到4.05，步長0.3，發(fā)現(xiàn)介質(zhì)層介電常數(shù)越小，高速信號線產(chǎn)生的近端串?dāng)_和遠(yuǎn)端串?dāng)_越小，但其影響沒有耦合長度以及耦合間距明顯，不是影響高速信號線產(chǎn)生串?dāng)_現(xiàn)象的主要因素。

因此在印制電路板布線過程中，應(yīng)盡量增大高速信號線之間的布線間距，減小平行布線的長度，同時在成本條件允許的情況下，應(yīng)盡量選擇低介電常數(shù)的板材。

4 結(jié)論

本文主要針對高速印制電路板中的反射和串?dāng)_等信號完整性問題進(jìn)行研究討論，基于AM335X處理器，利用Hyperlynx建立了相應(yīng)的傳輸線模型進(jìn)行了反射和串?dāng)_仿真分析，通過參數(shù)掃描的方法得到理想的參數(shù)使信號質(zhì)量得到明顯改善，實(shí)驗(yàn)結(jié)果表明，仿真分析對高速印制電路板的設(shè)計和優(yōu)化具有一定的指導(dǎo)作用，確保了設(shè)計的可預(yù)測性和穩(wěn)定性。