田芮謙, 宋樹祥, 劉振宇, 岑明燦, 蔣品群, 蔡超波

(廣西師范大學 電子工程學院, 廣西 桂林 541004)

當前，市面上主流的模數(shù)轉換器有快閃型模數(shù)轉換器(Flash ADC)、流水線型模數(shù)轉換器(Pipelined ADC)、積分求和型模數(shù)轉換器(Sigma-delta ADC)和逐次逼近型模數(shù)轉換器(SAR ADC)4種。Flash ADC以高速度的特點適用于需要較大帶寬的應用，但功耗大、成本高、分辨率低的缺點使其應用場景受限。Pipelined ADC適用于中等速度和中等精度的場景，該結構具有良好的線性度和低失調特性，但其需要結構復雜和多級級聯(lián)的模擬電路。Sigma-delta ADC具有很高的分辨率，但速度相對較慢，且在相同轉換速率下，功耗比SAR ADC高。而SAR ADC以中等速度和精度、低功耗、面積小等優(yōu)勢在醫(yī)療、軍事、便攜式可移動設備等方面得到廣泛應用，且以SAR ADC為核心的混合型ADC結構有著良好的發(fā)展前景。

1 SAR ADC原理與基本結構

圖1 二分搜索法原理Fig.1 Schematic of binary search method

SAR ADC利用二分搜索法(也稱折半查找法)原理[1]，將采樣后的輸入信號與DAC產生的信號經(jīng)比較器比較得出數(shù)字高低電平。比較器每進行1次比較，得到1位數(shù)字輸出碼，并通過SAR邏輯電路對電容陣列的開關調整1次。開關每進行1次調整，也意味著參考電壓進行了折半，最終可得到不斷逼近輸入信號值的數(shù)字輸出碼。二分搜索法逐次逼近過程如圖1所示。

以3 bits傳統(tǒng)SAR ADC為例對轉換過程[2]進行具體分析，分析過程如圖2所示。

在第1個工作狀態(tài)，電路開始采樣，電容陣列上極板接至共模電平Vcm，下極板分別接輸入信號Vip、Vin，此時，比較器正負兩端電荷分別為：

Q+=23(Vcm-Vip)C，

(1)

Q-=23(Vcm-Vin)C，

(2)

且

Vcm=(Vip+Vin)/2。

(3)

采樣結束后，先后斷開共模電平和采樣開關，可減少電荷注入對電路造成的影響。

圖2 3 bits傳統(tǒng)SAR ADC轉換過程[2]Fig.2 3 bits traditional SAR ADC conversion process[2]

第2項工作進行最高位電容的轉換。將最高位4C電容預置為1，即比較器正端最高位電容下極板接Vrefp，其余位電容接Vrefn，比較器負端與之相反。此時比較器正負兩端電荷量變化為：

Q+=22(VP1-Vrefp)C+22(VP1-Vrefn)C，

(4)

Q-=22(VN1-Vrefn)C+22(VN1-Vrefp)C。

(5)

由式(1)、(3)和(4)可得，此時比較器正端電壓變化為

(6)

由式(2)、(3)和(5)可得，此時比較器負端電壓變化為

(7)

因此，比較器正負兩端電壓差值為

ΔV=VP1-VN1=-(Vip-Vin)。

(8)

當ΔV>0時，VP1>VN1，B1=1，與預置結果相同，電容陣列開關接法保持不變；當ΔV<0時，VP1

第3項工作進行次高位的轉換。假設B1=1，將次高位電容2C預置為1，同理，將比較器正端次高位電容下極板接Vrefp，其余位電容接Vrefn，比較器負端與之相反。此時比較器正負兩端電荷量變化為：

Q+=(22+21)C(VP2-Vrefp)+21(VP2-Vrefn)C，

(9)

Q-=(22+21)(VN2-Vrefn)C+21(VN2-Vrefp)C。

(10)

由式(1)、(3)和(9)可得，此時比較器正端電壓變化為

(11)

由式(2)、(3)和(10)可得，此時比較器負端電壓變化為

(12)

因此，比較器正負兩端電壓差值為

(13)

當ΔV>0時，VP2>VN2，B2=1，與預置結果相同，電容陣列開關接法保持不變；當ΔV<0時，VP2

(14)

SAR ADC由采樣電路、電容陣列DAC、比較器、SAR邏輯時序電路組成。表1對SAR ADC結構以及各模塊采用的技術進行對比。通過對比可知，大多數(shù)SAR ADC都選擇柵壓自舉開關作為采樣開關，因其具有較高的線性度和良好的DNL、INL性能參數(shù)，而用于降低電位的控制開關可選擇結構簡單、功耗更低的傳輸門開關。在采樣方式的選擇上，頂板采樣與大多數(shù)開關切換策略具有良好的適配性，可減少切換過程中的能耗。但對于10 bits以上的SAR ADC來說，電荷注入和時鐘饋通效應導致電路不能滿足高精度要求，因此選擇底板采樣較為合適。電容數(shù)量隨著ADC位數(shù)呈指數(shù)上升，引入橋接電容可降低電容陣列數(shù)量和面積。此舉同樣可以降低對采樣開關的線性度要求，加快CDAC建立時間[3-7]。另外，由于電容陣列是SAR ADC功耗的主要來源之一，各種可以降低功耗的新型開關切換策略也是屢見不鮮。對于比較器的選擇，動態(tài)比較器具有全擺幅輸出、靜態(tài)功耗為0、輸入阻抗高的優(yōu)點。在滿足電路設計的基礎上，再結合高速、低噪聲等需求選取雙尾比較器、低噪聲動態(tài)鎖存比較器等。異步邏輯時序電路通常作為時序設計的首選，因為該邏輯的信號狀態(tài)由前一時刻信號決定，可對每一轉換周期的時間按需分配。并且時序邏輯電路作為SAR ADC結構中又一能量消耗模塊，要盡可能降低電路規(guī)模減小功耗。

表1 SAR ADC結構對比

2 電容陣列DAC的開關切換技術

DAC的實現(xiàn)方式多種多樣，主要分為電壓定標型、電流定標型、電荷定標型和混合型DAC。電荷定標型DAC，又稱電荷重分配DAC，由于電容具有存儲電荷且不需要單獨采樣保持電路的特性，成為DAC的首選。此外，與CDAC相結合的開關切換策略是提高ADC性能的關鍵技術。

文獻[14]提出分裂電容技術，將MSB位電容拆分成子電容，減少了開關動作的次數(shù)和電容充放電的繁瑣過程，在切換過程中節(jié)約了能量。文獻[15]提出適用于生物醫(yī)療等低功耗場景的節(jié)能開關序列，與傳統(tǒng)切換技術相比節(jié)省56%的能量。文獻[16]提出單調開關切換策略。該方案省略了傳統(tǒng)方法中對預置位進行糾錯的過程，減少了能量消耗。但缺點是共模電平會不斷下降，且比較過程中電壓值的偏差會導致精度不夠[17-19]。文獻[20]提出Vcm-based開關切換方法。該方法中比較器正負兩端開關動作對稱，差分輸入信號的逐次逼近過程也是對稱的。若比較器失調電壓隨共模電平變化，將影響DAC線性度進而破壞ADC的動態(tài)性能。當比較器中構成正反饋的晶體管發(fā)生閾值失配時，比較器失調電壓隨共模電平增高而增大。當共模電平由300 mV升高至450 mV時，比較器失調電壓變化幅度為1.66 mV[21]?？梢酝ㄟ^減小晶體管尺寸的方法降低比較器失調影響。相比于單調開關切換方法，該方法的共模電平保持不變，因而很好地改善了共模電平衰減帶來的比較器失調問題[22]。文獻[23]提出一種新型開關切換策略，該方法只需2N-1個電容，并且由于1/2Vref充放電至Vref或地的電位都是原來值的一半，DAC電容陣列的建立時間也縮短一半。文獻[24]中將單調開關切換方法和Vcm-based開關切換方法相結合[8，10，12，24-28]進行改進。此類方法除了省去采樣至采樣結束這一階段的開關切換能量外，還將最高位電容所接參考電平設置為與第一次比較相同的電位，便可將第一次比較階段的切換能量也省去，并且在設計過程中避免了比較器失調電壓隨共模電平變化帶來的影響。文獻[29]中提出利用2個橋接電容將電容陣列分為三段，并通過冗余位和權重比例實現(xiàn)電容值分配；設計幾個冗余位電容便有幾次糾錯的機會，文中16位SAR ADC的有效位數(shù)可達15.87位[29]。該方法還將高位電容拆分成多個單位子電容從而減少能量的消耗。表2展示了以10 bits CDAC為例，不同類型開關策略與傳統(tǒng)開關策略相比節(jié)省的能耗對比。

表2 開關策略能耗對比

基于傳統(tǒng)開關切換技術的SAR ADC能耗不能滿足當今便攜式設備的低功耗要求，盡管多年來研究人員提出的方案可降低開關切換能耗，但這些方法仍存在諸多問題。例如，單調開關切換技術存在共模電平下降、線性度差的缺點。雖然引入一個共模電平可以解決該問題，但需要額外的共模電平產生電路，這也提升了ADC整體能耗。若改變這種傳統(tǒng)開關切換技術，將可以降低SAR ADC能耗的同時提升其線性度，線性度得到了改善，ADC的精度也會得到提升。

SAR ADC逐步向高精度ADC領域發(fā)展，而在高精度領域常采用底板采樣的工作模式，因此與底板采樣適配且相較于傳統(tǒng)方案功耗更低的Vcm-based開關切換方法成為研究人員的首選。另外，能夠平衡能源效率、實現(xiàn)良好共?？刂频姆至央娙菁夹g也是選擇的主要方案?？偟膩碚f，分裂電容技術和Vcm-based開關切換方法相結合的新型開關切換策略有著良好的發(fā)展前景，并且在此基礎上能夠檢測跳變的開關降耗技術也是今后研究的重點內容。對于算法的優(yōu)化，根據(jù)信號的變化方式預先判斷對開關進行設置來減少切換動作從而降低功耗的LSB-first逐次逼近算法也是今后研究的主要方向。

3 比較器

比較器結構一般分為開環(huán)比較器和動態(tài)鎖存比較器2種，但傳統(tǒng)的比較器不能滿足如今的設計需求。因此，帶有前置放大器的動態(tài)鎖存比較器、軌對軌輸入比較器等新的設計方案陸續(xù)被提出。圖3是一個基本動態(tài)鎖存比較器結構[9,11,30-33]。該比較器工作過程分為復位和比較兩階段。當CLK為高電平時，比較器處于復位階段，M7、M8導通將輸入對管漏端電壓拉至地，從而輸出端outp、outn復位至高電平。此時電路中沒有形成通路，因此沒有靜態(tài)功耗。當CLK為低電平時，比較器處于比較階段，M1、M2、M5、M6構成2對交叉耦合電路形成正反饋，將輸入信號拉至兩極從而outp、outn輸出相反電平。

圖3 動態(tài)鎖存比較器[30]Fig.3 Dynamic latch comparator[30]

圖4 軌到軌動態(tài)鎖存比較器[34]Fig.4 Rail-to-rail dynamic latch comparator[34]

隨著技術規(guī)模的不斷發(fā)展，對器件尺寸、電源電壓、功耗等要求都更加嚴格。電源電壓逐步降低，輸入范圍也隨之降低。因此文獻[34]提出軌對軌動態(tài)鎖存比較器以補償共模范圍降低的損失，如圖4所示。該結構由PMOS和NMOS作為輸入對管的2組動態(tài)鎖存器，將其中一個輸入端相連而成。當CLK為低電平時，比較器將輸出復位至低電平；當CLK為高電平時，比較器兩端同時比較，迅速輸出比較結果。其優(yōu)點是可以增加輸入擺幅范圍，具有更短的建立時間，獲得更高的有效位數(shù)。為了避免比較器失調的影響，應注意輸入對管的尺寸與匹配問題[35-39]。

文獻[13]提出一種前置放大器和動態(tài)鎖存相結合的低噪聲比較器，如圖5所示。該結構由第一級高增益、高帶寬的前置運算放大器和第二級動態(tài)鎖存結構組成。該前置放大結構可降低晶體管失配帶來的比較器失調電壓的影響，并通過對其增益的調整實現(xiàn)噪聲動態(tài)配置，還利用一個保護電路避免反沖噪聲對運放的影響。第二級動態(tài)鎖存結構同樣利用正反饋使得輸入信號迅速分離得到比較結果，其中晶體管M13、M14不僅起到了預充電的作用，還作為第二級的輸入對管使用。因此通過對第二級運放增益的調整可提高比較器精度。相較于傳統(tǒng)比較器，該低噪聲比較器在電源電壓VDD為1 V，采樣頻率為4 GHz，共模電平Vcm為0.6 V的條件下，比較器失調電壓由21.5 mV降低至13.5 mV，比較器噪聲由2.1 mV降低至0.66 mV，降低了約3倍[40-41]。

另外，雙動態(tài)鎖存結構比較器[42-43]的兩路鎖存電路交替工作，當一個鎖存器復位時，另一個進行比較，比較完成后二者交換工作狀態(tài)。無論哪一路鎖存器工作，從整體上來看，比較器沒有復位狀態(tài)始終進行比較工作。因此相較傳統(tǒng)比較器而言，該比較器節(jié)省了一半的量化時間，提高了ADC的速度。文獻[44]提出的改進型SR鎖存比較器，在1.5 V電源電壓，0.1 MHz時鐘頻率下，其分辨率達到0.732 mV，功耗僅為0.19 nW，實現(xiàn)了高分辨率低失調電壓的穩(wěn)定輸出[44]。一種多比較器結構可以分別設計高精度比較器和高速度比較器結合使用。當比較CDAC高位時，可進行粗量化，要求速度快；當比較CDAC低位時，可放慢速度追求比較的準確性，要求高精度。比較器性能需要在速度和增益之間折衷，而增益主要受噪聲影響。提高比較器速度可以通過增大動態(tài)比較器的尾電流管和輸入對管尺寸來實現(xiàn)，但此法會引入CDAC的反沖噪聲。提高比較器增益可以選取級聯(lián)結構、雙尾比較器或浮動逆變放大器等結構?？偟膩碚f，一種能夠保持良好噪聲性能，又能提高比較器速度的延遲交叉耦合技術和基于VCO-based比較器的速度提高改進技術是今后研究的重點。此外，隨著先進工藝不斷發(fā)展，與時域比較器相結合的多比較器結構也是人們重點關注的對象。

圖5 低噪聲比較器[38]Fig.5 Low noise comparator[38]

4 數(shù)字校準

4.1 冗余技術

由于電源或地的寄生效應、Vref的驅動能力有限或比較器噪聲等因素，數(shù)字輸出碼發(fā)生轉換錯誤，且模擬輸入電壓值與數(shù)字輸出碼是一一映射的，因此二進制電容陣列的逐次逼近過程不允許有任何轉換錯誤，為解決此問題提出了冗余校準技術。對一個輸入電壓值進行量化，其正確量化結果為“0100”，如圖6(a)所示；若其次高位錯誤量化為“0”，為彌補該失誤，后兩位將不斷逼近正確值“0100”，如圖6(b)所示；現(xiàn)增加一冗余位，其權重值為7、4、2、1、1，量化過程如圖6(c)所示，輸出結果為“00111”；假設在權重值“4”時比較錯誤，則權重“2+1+1”仍可對該錯誤進行彌補，如圖6(d)所示，輸出結果為“01000”，與正確量化結果相同。雖然冗余技術增加了一次比較過程，但可以確保比較結果的準確性。此外，在一些情況下，該技術還可以提高采樣率[45-48]。

圖6 冗余校準Fig.6 Redundancy calibration

4.2 自校準技術

文獻[49]提出改進型數(shù)字自校準技術。該技術通過校正電容校正比較器的靜態(tài)偏移和電容陣列的失配，在采樣頻率為200 kHz，輸入信號頻率為46 kHz條件下，有效位數(shù)由10.64 bits變?yōu)?1.59 bits，提高了一位，SNDR由65.85 dB提高至71.55 dB，SFDR由78.83 dB提高至91.82 dB[49]。自校準技術屬于前臺校準方法，分為校準模式和工作模式2個階段。時鐘產生電路提供2組時鐘：一組用于誤差估計，根據(jù)比較器的比較結果選擇合適的補償電容，并對比較器的失調誤差進行校正，再對電容陣列的失配進行檢測；另一組用于正常電路的逐次逼近轉換，通過比較器得到數(shù)字輸出碼，再反饋到電容陣列進行下一次比較的配置。這2組時鐘通過一個使能信號來選擇工作模式，將正常轉換下的數(shù)字碼與產生的誤差碼求和得到最終結果[50-53]。

校準技術主要針對比較器失調和電容失配兩大問題而展開，校準技術的選擇基于所設計電路的本身特性。利用數(shù)字邏輯電路校正電容器得到的校正碼控制電容陣列開關切換技術、利用偽隨機碼抵消抖動的數(shù)字后校準技術和與輸入信號無關的動態(tài)段指定法等都有效地提高了ADC精度[54-63]，并成為今后研究的主要方向。

5 模數(shù)轉換器

表3 SAR ADC參數(shù)對比

6 展望

本文總結了SAR ADC設計的一些經(jīng)典結構與方案，如傳統(tǒng)電容陣列開關切換、動態(tài)鎖存比較器等，也介紹了一些新的設計方法，如混合型開關切換策略、低功耗噪聲可配置比較器、冗余校準等，但這些方法仍然存在一些不足和局限性，值得探討與改進。

工藝的演進使得數(shù)字集成電路飛速發(fā)展，卻給模擬集成電路設計帶來了很大的局限性。首先，工藝尺寸的縮小導致版圖寄生效應增大，晶體管溝道長度的縮小帶來了嚴重失配、線性度降低的問題。并且隨著電源電壓的不斷下降，信噪比也隨之下降。因此在低電源電壓下，通過消除采樣開關KT/C噪聲技術維持高信噪比并降低功耗是一個值得研究的問題。其次，與SAR ADC相結合的各類混合架構也具有良好的發(fā)展前景，F(xiàn)lash-SAR ADC結合了Flash高速的優(yōu)勢但受比較器個數(shù)的限制，通常只做到3位；Pipelined-SAR ADC分別結合了二者高速和低功耗的優(yōu)勢，但對于實現(xiàn)高性能運放的設計有一定困難；多通道的時域交織ADC可以實現(xiàn)高轉換速率，但也增加了功耗，因此要對二者折衷考慮。上述結構皆屬于奈奎斯特型ADC，而噪聲整型ADC屬于過采樣型ADC，高精度是其最顯著的特征，也是如今最主流的研究方向。利用失配誤差整形技術解決器件失配，改善電路線性度和噪聲整形技術，降低對高性能模擬電路的依賴性并提高對先進工藝的兼容性是ADC主要解決的問題?？傮w而言，SAR ADC正向高速度、高精度、低功耗的方向穩(wěn)定發(fā)展。