李世浩，蔣潤秋，莫世波

（成都天奧測控技術(shù)有限公司，四川 成都 611731）

0 引言

隨著微波技術(shù)和器件設(shè)計(jì)制造技術(shù)的不斷發(fā)展，雷達(dá)設(shè)備、儀器儀表、消費(fèi)電子設(shè)備已經(jīng)成為生產(chǎn)和軍事中必不可少的設(shè)備，而頻率源是現(xiàn)代雷達(dá)、電子干擾與對(duì)抗、儀器儀表、消費(fèi)電子、通信設(shè)備的核心部件，其直接決定了電子設(shè)備的整體性能。頻率合成技術(shù)通常采用直接數(shù)字式（Direct Digital Synthesizer,DDS）和鎖相環(huán)式（Phase Lock Loop,PLL）兩種，但DDS 技術(shù)具有合成頻率低的問題，PPL 技術(shù)具有頻率分辨率低的問題。

為解決上述問題，文獻(xiàn)[1]中基于高性能和小型化的濾波器以DDS 技術(shù)為主導(dǎo)，設(shè)計(jì)出相位噪聲優(yōu)于-85 dBc/Hz@1 kHz，雜散和諧波抑制優(yōu)于45 dBc，頻率分辨率達(dá)到1.86 Hz，跳頻時(shí)間最快4 ns 的Ka 波段捷變頻頻率源；文獻(xiàn)[2]中采用DDS+PLL 相結(jié)合的設(shè)計(jì)方法設(shè)計(jì)出頻率為9.2 GHz～9.4 GHz、頻率步進(jìn)25 kHz、調(diào)制周期為2.4 ms、相位噪聲為-85 dBc/Hz@100 kHz 的X 波段頻率源。文獻(xiàn)[3]提出了一種DDS+PLL 的X 波段頻率源，該頻率源輸出頻率為8.5 GHz～9.5 GHz，相位噪聲為-115 dBc/Hz@100 kHz，相位鎖定時(shí)間為580 ns。

為得到更低的相位噪聲和更好的雜散抑制能力，同時(shí)結(jié)合實(shí)際的工程應(yīng)用需求，本文介紹了一種基于諧波混頻降低相位噪聲和小數(shù)型PLL 調(diào)節(jié)輸出頻率分辨率的X 波段頻率源。該頻率源利用諧波混頻產(chǎn)生的射頻信號(hào)，采用壓控振蕩器（Voltage Controlled Oscillator,VCO）加PLL 混頻的方式，降低頻率源的分頻倍數(shù)，使模塊具有低相位噪聲、良好雜散抑制、小步進(jìn)、小體積、低成本的優(yōu)勢，能夠適用于各種需要小型化、低相位噪聲、低雜散X 波段頻率源的應(yīng)用場景。

1 方案與原理

PLL 是由鑒相器、低通濾波器、參考時(shí)鐘、分頻器和壓控振蕩器組成的負(fù)反饋系統(tǒng)。其中輸出頻率由參考時(shí)鐘和兩個(gè)分頻器決定，參考時(shí)鐘和R 倍分頻器決定了頻率源的最小分辨率，N 倍分頻器決定了鎖相環(huán)的相位噪聲。PLL 原理框圖[4]如圖1 所示。

圖1 PLL 原理框圖

在PLL 系統(tǒng)中，鑒相器對(duì)壓控振蕩器輸出頻率進(jìn)行N 倍分頻后與參考時(shí)鐘R 倍分頻后的信號(hào)進(jìn)行頻率和相位的對(duì)比，當(dāng)兩者的頻率和相位不一致時(shí)，鑒相器會(huì)輸出低頻信號(hào)，通過低通濾波器后輸出直流信號(hào)控制壓控振蕩器進(jìn)行頻率調(diào)節(jié)。當(dāng)兩者的頻率和相位一致時(shí)，鑒相器會(huì)輸出一個(gè)恒定的直流電壓，此時(shí)壓控振蕩器的輸出頻率不再變化，從而達(dá)到頻率鎖定的狀態(tài)[5]。

PLL 的輸出頻率主要由參考時(shí)鐘和兩個(gè)分頻器的倍數(shù)決定，其公式如下所示：

式中，fREF/R為鑒相器的參考頻率，同時(shí)也決定了PLL 的最小分辨率，N為N 倍分頻器的倍數(shù)。鎖相環(huán)的帶內(nèi)相位噪聲可由下式進(jìn)行估計(jì)，其估計(jì)公式如下[6]:

式中，NPD為鑒相器的歸一化相位噪聲。若N 倍分頻器的分頻倍數(shù)為1 時(shí)，鎖相環(huán)的相位噪聲將大大降低[7]。所以本文采用諧波混頻環(huán)產(chǎn)生的低相位噪聲射頻信號(hào)與細(xì)步進(jìn)鎖相環(huán)中的VCO 進(jìn)行混頻用于代替PLL 系統(tǒng)中N 倍分頻器的作用，且控制程序始終將細(xì)步進(jìn)鎖相環(huán)的鑒相比固定為1∶1。針對(duì)X 波段頻率源的發(fā)展水平以及實(shí)際需求，該頻率源的主要指標(biāo)要求如表1 所示。

表1 X 波段頻率源性能參數(shù)

該X 波段頻率源基于諧波混頻和細(xì)步進(jìn)PLL 提出一種工作頻帶寬、相位噪聲低、低雜散、小體積的頻率源設(shè)計(jì)方案，方案框圖如圖2 所示。

圖2 頻率源方案框圖

該X 波段頻率源采用諧波混頻環(huán)加細(xì)步進(jìn)PLL 的框架結(jié)構(gòu)。首先通過無源LC 3 路功率分配電路將外部參考時(shí)鐘100 MHz 信號(hào)等分為3 路信號(hào)，一路作為諧波混頻環(huán)中鑒相器ADF4002 的參考信號(hào)；一路作為諧波混頻的激勵(lì)輸入信號(hào)，產(chǎn)生低相位噪聲的諧波，作為整個(gè)環(huán)路的相位噪聲基準(zhǔn)源；一路作為HMC830LP6GE 的時(shí)鐘參考信號(hào)，產(chǎn)生細(xì)步進(jìn)鎖相環(huán)的參考信號(hào)，作為模塊分辨率的基準(zhǔn)。

諧波混頻環(huán)為整個(gè)頻率源的核心構(gòu)架，通過諧波混頻環(huán)，獲得100 MHz 跳頻步進(jìn)的X 波段的粗步進(jìn)環(huán)。諧波混頻環(huán)最終輸出信號(hào)經(jīng)耦合放大后作為粗步進(jìn)PLL中混頻器的射頻輸入。由于細(xì)步進(jìn)PLL 的鑒相比始終控制為1:1，因此惡化相位噪聲有限。因此，整個(gè)X 波段頻率源的相位噪聲由諧波混頻環(huán)和時(shí)鐘晶振決定。為克服傳統(tǒng)集成VCO 的PLL 鎖定時(shí)間較慢的情況，在實(shí)現(xiàn)過程中，諧波混頻環(huán)與細(xì)步進(jìn)PLL 均需建立掃表工作方式，輔助縮短PLL 鎖定建立時(shí)間。

該方案中，采用HMC830LP6GE 用于提高頻率源的分辨率，諧波混頻環(huán)代替N 倍分頻器，用于改善頻率源的相位噪聲，采用高精度、高穩(wěn)定度、低抖動(dòng)、低噪聲的參考時(shí)鐘，用于改善頻率源的相位噪聲和雜散抑制。

2 設(shè)計(jì)與實(shí)現(xiàn)

2.1 器件選擇

（1）頻率合成器

該頻率源選擇ADI 公司的ADF4002 作為頻率合成器，該頻率合成器包含一個(gè)低噪聲的鑒相鑒頻器，一個(gè)電荷泵，一個(gè)13 位的N 倍分頻器，一個(gè)14 位的R 倍分頻器，用于調(diào)節(jié)參考時(shí)鐘的輸入，同時(shí)具有5 MHz～400 MHz的壓控振蕩器頻率輸入帶寬和20 MHz～300 MHz 參考時(shí)鐘頻率范圍。當(dāng)?shù)屯V波器的帶寬為500 kHz時(shí)，ADF4002 的相位噪聲的典型值為-222 dBc/Hz@100 kHz。

（2）小數(shù)鎖相環(huán)

該頻率源選擇Hittite 公司的HMC830LP6GE 小數(shù)型鎖相環(huán)作為分辨率的控制。HMC830LP6GE 是一個(gè)低噪聲、大帶寬、小數(shù)型的鎖相環(huán)，能夠輸出25 MHz～3 000 MHz的頻率范圍，輸出0 dBm～9 dBm 的幅度范圍。采用HMC830LP6GE 替代傳統(tǒng)DDS，其目的是提高該頻率源的頻率分辨率與降低模塊功耗。

（3）LDO 電源

本次設(shè)計(jì)中，選用Linear 公司的超低噪聲LDO，型號(hào)為LT3045IDD#PBF。其具備低至0.8 μVrms 和2 nV/Hz的噪聲，在1 MHz 時(shí)還具備76 dB 的超高共模抑制比。同時(shí)，具有1.8 V～20 V 的超寬輸入電壓范圍、0.26 nV 的低壓差和500 mA 的電流輸出能力，外圍電路簡單，只需要一顆單電容，即可改善噪聲和抑制比。

（4）參考時(shí)鐘

（5）放大器

本次設(shè)計(jì)中，選用Skyworks 公司的InGaP HBT 增益放大器SKY65017_70LF 用于信號(hào)的幅度調(diào)理。該器件具有21 dB 的放大增益和20 dBm 的1 dB 壓縮點(diǎn)，供電僅需+5 V，并具有小于1.4 的輸入回波和輸出回波損耗。

2.2 諧波混頻環(huán)設(shè)計(jì)分析

考慮到諧波混頻環(huán)在該頻率源中的重要性，綜合鏈路中的各種電路器件及環(huán)路濾波器等各種因數(shù)，建立其等效的噪聲原理圖如圖3 所示。

圖3 諧波混頻環(huán)等效噪聲原理圖

諧波混頻環(huán)的相位噪聲，主要由參考時(shí)鐘相位噪聲φnR、諧波混頻相位噪聲φnHM、鑒相器相位噪聲φnPD、環(huán)路濾波器相位噪聲φnLPF、壓控振蕩器相位噪聲φnVCO決定。而上述所有的相位噪聲與參考時(shí)鐘的相位噪聲以及倍頻次數(shù)有關(guān)。根據(jù)倍頻原理以及相位噪聲的計(jì)算方法，可以估計(jì)出諧波混頻環(huán)相位噪聲的估計(jì)值。相位噪聲的計(jì)算公式如下[8]：

式中，fres為外部參考時(shí)鐘的相位噪聲，K為諧波混頻環(huán)的倍頻次數(shù)。該頻率源的最高輸出頻率為12 GHz，所以倍頻次數(shù)如下所示:

根據(jù)相位噪聲的計(jì)算公式得知，諧波混頻環(huán)的估計(jì)相位噪聲為-123.4 dBc/Hz/10 kHz。

諧波混頻的核心電路為取樣鑒相器及外圍電路，電路原理如圖4 所示。

圖4 諧波混頻電路原理圖

諧波混頻以取樣鑒相器（Sample Phase Discriminator,SPD）作為核心器件。SPD 包含一個(gè)階躍恢復(fù)二極管（Step Recovery Diode,SRD），一對(duì)肖特基二極管，兩顆小容值電容。諧波混頻的核心原理是將幅度足夠大、相位噪聲低的參考信號(hào)100 MHz 通過SRD 后產(chǎn)生高次諧波，并且各次諧波與VCO 的振蕩頻率進(jìn)行混頻，通過低通濾波器選頻濾波后，作為諧波混頻環(huán)中鑒相器的射頻回環(huán)信號(hào)，產(chǎn)生覆蓋X 波段的大步進(jìn)頻綜。

諧波電路中，驅(qū)動(dòng)SRD 的電平值需大于17 dBm。因此，參考信號(hào)放大器為諧波混頻的關(guān)鍵器件。本文選用P1dB大于20 dBm 的放大器以滿足工程需求。由于SPD 的阻抗值不為50 Ω，因此選用合適比例的巴倫進(jìn)行匹配阻抗[9]。電路中的低通濾波器用于防止射頻信號(hào)泄漏到本振端口和中頻端口[10]。

第三，對(duì)康復(fù)性地方的解析需要進(jìn)一步與體驗(yàn)研究相結(jié)合。并非所有的康復(fù)性地方都具有健康的特質(zhì)，自然環(huán)境也可能引致特定人群的壓力。Conradson（2005）指出地方促進(jìn)健康的機(jī)制歸根結(jié)底是人類在地方的行為和感受發(fā)揮了作用，地方與健康不存在直接的聯(lián)系。因此，為理解這種模糊性，在后續(xù)研究中，需要更加關(guān)注個(gè)體在流動(dòng)中對(duì)環(huán)境和空間的主觀體驗(yàn)與感受（Milligan，Gatrell& Bingley，2004），采用關(guān)系視角，探討個(gè)體與地方的社會(huì)—自然互動(dòng)所引致的生理、心理結(jié)果（Conradson，2005），從而全面認(rèn)識(shí)地方與健康的關(guān)系。

根據(jù)SRD 的階躍時(shí)間直接決定了諧波混頻環(huán)的輸出頻率和倍頻效率，所以選擇合適的階躍時(shí)間是至關(guān)重要的，SRD 的階躍時(shí)間公式如下所示：

式中，tst為SRD 的階躍時(shí)間，fR為諧波混頻環(huán)的輸出頻率，該X 波段頻率源所選用階躍時(shí)間小于45 ps 的SRD，其最高頻率可達(dá)22 GHz。

諧波混頻環(huán)產(chǎn)生的雜散較多，但由于所需頻點(diǎn)為遠(yuǎn)離100 MHz 諧波中的無關(guān)頻點(diǎn)，因此，在反饋鏈路中，通過添加合適的低通濾波器，即可濾除其他諧波混頻產(chǎn)生的無關(guān)頻率，典型的諧波混頻頻率關(guān)系如圖5 所示。

圖5 諧波混頻環(huán)頻率關(guān)系圖

諧波混頻器會(huì)產(chǎn)生大量的諧波，如果采用常規(guī)PLL方式，將無法鎖定至所需頻點(diǎn)。因此，在設(shè)計(jì)中，需采用預(yù)置頻率的方式，將所需頻點(diǎn)通過內(nèi)置PLL 的方式進(jìn)行鎖定。鎖定后，存儲(chǔ)此時(shí)的VCO 頻率，再通過開關(guān)切換至諧波混頻環(huán)，此時(shí)，集成鎖相環(huán)中僅VCO 處于工作狀態(tài)，相當(dāng)于集成鎖相環(huán)芯片僅提供VCO 功能。為了減小體積，集成鎖相環(huán)采用的器件型號(hào)為TI 公司所生產(chǎn)的高性能鎖相環(huán)LMX2594，其主環(huán)頻率覆蓋7.5 GHz～15 GHz，覆蓋本文設(shè)計(jì)中的X 頻段，而且內(nèi)部VCO 相位噪聲低，底噪低至-236 dBc/Hz，32 bit 的fractional-N 分辨率，僅需單電源3.3 V 供電即可，且具有兩路輸出，適用于本次設(shè)計(jì)。

3 測試結(jié)果

該X 波段頻率源通過選用高度集成有VCO 的PLL與諧波混頻環(huán)進(jìn)行多環(huán)共同作用，代替?zhèn)鹘y(tǒng)離散VCO+PLL 的構(gòu)架方式，鏈路雖然復(fù)雜，但采用集成度高的芯片，能夠有效減少鏈路器件數(shù)量，并通過合理采用已建立成熟電路，例如射頻LDO 的CBB 等電路，能夠大幅降低頻率源設(shè)計(jì)的難度并有效縮小模塊體積，縮短設(shè)計(jì)周期。最終頻率源體積為90 mm×70 mm×14 mm，模塊外形圖如圖6 所示。

圖6 X 波段頻率源外形圖

X 波段頻率源指標(biāo)主要包含相位噪聲和雜散兩項(xiàng)指標(biāo)。在12 GHz 時(shí)，X 波段頻率源相位噪聲實(shí)測結(jié)果如圖7 所示。

圖7 相位噪聲實(shí)測結(jié)果

從圖7 中可以看到，X 波段頻率源相位噪聲達(dá)到了-113 dBc/Hz@1 kHz、-118 dBc/Hz@10 kHz，優(yōu)于設(shè)計(jì)中所需的-115 dBc/Hz@10 kHz 相位噪聲要求。

在12 GHz 時(shí)，X 波段頻率源寬帶雜散測試結(jié)果和窄帶雜散測試結(jié)果分別如圖8 和圖9 所示。

圖8 寬帶雜散實(shí)測結(jié)果

從圖7、圖8 和圖9 中可以得出本次設(shè)計(jì)的頻綜模塊達(dá)到了表2 所示的技術(shù)指標(biāo)。

表2 本文頻率源性能達(dá)到參數(shù)

本文設(shè)計(jì)的頻率源相位噪聲達(dá)到-118dBc/Hz@10 kHz，遠(yuǎn)端雜散和近端雜散達(dá)到70 dBc，優(yōu)于相噪目標(biāo)值-115 dBc/Hz@10 kHz、雜散60 dBc 的目標(biāo)值，滿足了工程應(yīng)用需求。

4 結(jié)論

本文研制了一種基于諧波混頻鎖相技術(shù)的低相噪毫米波頻率源，以諧波混頻環(huán)為核心環(huán)，通過諧波混頻環(huán)與細(xì)步進(jìn)鎖相環(huán)1∶1 的鑒相比，實(shí)現(xiàn)了頻率源的低相位噪聲和低雜散。

在本文基礎(chǔ)上，若采用DDS 等方式作為細(xì)步進(jìn)環(huán)的參考頻率，可使頻率源在頻率分辨率上更上一臺(tái)階。