蹇清平，佘新平

(長(zhǎng)江大學(xué)電子信息學(xué)院，湖北 荊州 434000)

一種新的多路數(shù)字信號(hào)光纖傳輸系統(tǒng)的設(shè)計(jì)與仿真

蹇清平，佘新平

(長(zhǎng)江大學(xué)電子信息學(xué)院，湖北 荊州 434000)

提出了一種新的多路數(shù)字信號(hào)光纖傳輸系統(tǒng)，介紹了系統(tǒng)總體架構(gòu)，同時(shí)闡述了硬件電路的設(shè)計(jì)思路和方法，完成了整個(gè)系統(tǒng)電路的VHDL設(shè)計(jì)、驗(yàn)證以及FPGA實(shí)現(xiàn)，并給出了系統(tǒng)的仿真結(jié)果。仿真結(jié)果表明，該系統(tǒng)符合光纖傳輸?shù)募夹g(shù)要求。

光纖傳輸；VHDL；FPGA

隨著通信領(lǐng)域中數(shù)字信號(hào)處理技術(shù)的發(fā)展，對(duì)數(shù)據(jù)傳輸速度以及傳輸距離提出了越來越高的要求。采用FPGA設(shè)計(jì)專用的多路數(shù)字信號(hào)光纖傳輸系統(tǒng)具有極大的靈活性，通過軟件仿真，驗(yàn)證設(shè)計(jì)的正確性，可大大節(jié)省設(shè)計(jì)的時(shí)間，并提高了開發(fā)和研制的效率。而光纖具有很寬的帶寬、低損耗、抗干擾和保密性好等優(yōu)點(diǎn)[1]。結(jié)合以上2個(gè)優(yōu)勢(shì)，筆者通過采用光纖以及FPGA可實(shí)現(xiàn)多路數(shù)字信號(hào)的遠(yuǎn)距離傳輸。

1 系統(tǒng)總體設(shè)計(jì)

整個(gè)系統(tǒng)以FPGA主控芯片EP1C3T144C8為核心控制器來組織工作，其整體設(shè)計(jì)框圖如圖1所示。系統(tǒng)主要由4部分組成，分別為發(fā)送端的電端、光端和接收端的電端、光端，其中輸入信號(hào)由外部信號(hào)源提供，3路數(shù)字信號(hào)分別通過時(shí)分復(fù)用、HDB3編碼、HDB3譯碼、CMI編碼，然后送至1301nm光發(fā)模塊實(shí)現(xiàn)電光轉(zhuǎn)換，光信號(hào)通過光纖傳輸?shù)竭_(dá)接收端，經(jīng)1301nm光收模塊實(shí)現(xiàn)光電轉(zhuǎn)換并經(jīng)過譯碼、解時(shí)分復(fù)用的處理得到3路數(shù)字信號(hào)輸出。

圖1 系統(tǒng)結(jié)構(gòu)框圖

2 各模塊的設(shè)計(jì)

2.1時(shí)分復(fù)用器的設(shè)計(jì)

時(shí)分復(fù)用器應(yīng)完成2個(gè)功能：①循環(huán)接收1路幀同步信號(hào)和3路256kbps數(shù)字信號(hào)，每路每次送8位信息碼(其中第1路送入固定的幀同步碼01110010)，形成32位的合路數(shù)據(jù)；②將合路數(shù)據(jù)以2048kbps的速率發(fā)送出去，形成合路信號(hào)。

256kHz的同步時(shí)鐘，每個(gè)時(shí)隙傳送8位碼，4路信號(hào)可通過定時(shí)開關(guān)預(yù)置，并以復(fù)接方式合成一路幀長(zhǎng)為32位復(fù)用串行碼。3路信號(hào)的速率固定，信息結(jié)構(gòu)固定，每8位碼代表一個(gè)“碼字”。按順序每次復(fù)接一路信號(hào)的8位碼。復(fù)用過程如下：首先取固定的幀同步碼，接著取第1路信號(hào)的第1個(gè)“碼字”，再取第2路信號(hào)的第1個(gè)“碼字”， 最后取第3路信號(hào)的第1個(gè)“碼字”。依此類推，得到3路數(shù)字信號(hào)的復(fù)用，復(fù)用過程如圖2所示。復(fù)用后的數(shù)據(jù)傳輸速率為2048kbps。

圖2 數(shù)字信號(hào)復(fù)用示意圖

2.2時(shí)分解復(fù)用器的設(shè)計(jì)

時(shí)分解復(fù)用器的功能與復(fù)用器相反，它通過移位寄存器與幀同步的提取來實(shí)現(xiàn)2048kbps的串行數(shù)據(jù)寫入和256kbps的數(shù)據(jù)讀出，實(shí)現(xiàn)合路信號(hào)的解復(fù)用。它由8位移位寄存器、幀同步信號(hào)比較器和定時(shí)輸出模塊組成，采用VHDL編程實(shí)現(xiàn)解復(fù)用的原理圖如圖3所示。2048kbps的合路信號(hào)經(jīng)過8位移位寄存器LPM_SHIFTREG進(jìn)行移位和串并轉(zhuǎn)換，得到8位數(shù)據(jù)的并行輸出，將輸出的8位數(shù)字信號(hào)送入8位比較器LPM_COMPARE與幀同步信號(hào)比較，若與幀同步信號(hào)一致，則給定時(shí)輸出模塊TIMER一個(gè)捕獲脈沖，并定時(shí)輸出其他3路數(shù)字信號(hào)。

圖3 解復(fù)用器VHDL設(shè)計(jì)原理圖

2.3HDB3編碼器的設(shè)計(jì)

表1 HDB3編碼輸出表

由于VHDL不能處理負(fù)電平，只能面向“1”、“0”2種狀態(tài)，所以要對(duì)它的輸出進(jìn)行編碼，如表1所示。編碼的實(shí)現(xiàn)是根據(jù)HDB3編碼原理[2]把二進(jìn)制碼編碼成兩路單極性的碼字輸出，之后經(jīng)過單雙變換模塊形成HDB3碼。在編碼過程中，要經(jīng)過連0檢測(cè)、破壞節(jié)判斷、破壞節(jié)間“1”的個(gè)數(shù)判斷、調(diào)整“1”的符號(hào)輸出等步驟，編碼部分可分為4個(gè)模塊[3]，編碼流程如圖4所示。

在進(jìn)行HDB3編碼器的設(shè)計(jì)時(shí)，需注意以下2個(gè)問題：①考慮將某些“0”改為“1”。用一個(gè)4位移位寄存器來對(duì)輸入的序列進(jìn)行檢測(cè)，當(dāng)檢測(cè)到4個(gè)連“0”時(shí)，將其第4個(gè)“0”改為“1”。再設(shè)置一個(gè)T觸發(fā)器來檢測(cè)2個(gè)相鄰的破壞節(jié)之間“1”的個(gè)數(shù)，若T觸發(fā)器為“0”則說明2個(gè)相鄰的破壞節(jié)之間“1”的個(gè)數(shù)為偶數(shù)，需要將第2個(gè)破壞節(jié)的第1個(gè)“0”置“1”，若T觸發(fā)器為“1”，則說明2個(gè)相鄰的破壞節(jié)之間“1”的個(gè)數(shù)為奇數(shù)，第2個(gè)破壞節(jié)的第1個(gè)“0”不變。②正、負(fù)號(hào)的考慮。除了破壞節(jié)的V即“1”的符號(hào)與它前面最近的“1”的符號(hào)相同外，其他的“1”的符號(hào)都是正、負(fù)交替的。所以再設(shè)置一個(gè)T觸發(fā)器，當(dāng)它檢測(cè)到“1”時(shí)就使Data1翻轉(zhuǎn)。當(dāng)然，這樣就不可避免地使破壞節(jié)的V的符號(hào)也出現(xiàn)翻轉(zhuǎn)，為了防止它的翻轉(zhuǎn)，用1個(gè)3位移位寄存器來跟蹤V碼，以保證V碼的符號(hào)不變(與它前面最近的“1”的符號(hào)相同)[4]。

2.4HDB3譯碼器設(shè)計(jì)

圖4 HDB3編碼VHDL設(shè)計(jì)流程圖

譯碼器設(shè)計(jì)是根據(jù)HDB3碼的特點(diǎn)首先檢測(cè)出極性破壞點(diǎn)，即找出4連零碼中添加V碼的位置(破壞點(diǎn)位置)，其次去掉添加的V碼，最后去掉4連零碼中添加的B碼以將其還原成單極性不歸零碼。

由HDB3碼的編碼規(guī)則[2]可知，“0000”都被“000+1”或“000-1”或“+100+1”或“-100-1”取代，所以，只要能檢測(cè)出“+1000+1”、“-1000-1”、“+100+1”、“-100-1”，將它們分別改為“10000”、“10000”、“0000”、“0000”就可以了。當(dāng)然“+1”、“-1”、“0”還是由Data1，Data0來表示，那么就需要有2個(gè)5位移位寄存器(C和D)，Data0通過D，Data1通過C。通過D，C來檢測(cè)，如果測(cè)到2個(gè)移位寄存器分別為“10001”、“0xxx0”或“10001”、“1xxx1”或“1001x”、“1xx1x”或“1001x”、“0xx0x”，數(shù)據(jù)輸出是將D里面的數(shù)據(jù)流輸出。所以只要將D中所測(cè)到的以上數(shù)據(jù)分別改為“10000”、“10000”、“0000x”、“0000x”，這樣就可以得到HDB3碼的譯碼輸出了[4]。

2.5CMI編碼器的設(shè)計(jì)

圖5 CMI編碼器設(shè)計(jì)框圖

如圖5所示，CMI編碼器由“1”編碼器、“0”編碼器、輸出選擇器、時(shí)序控制4部分組成：①“1”編碼器。因?yàn)樵贑MI編碼規(guī)則[2]中，要求在輸入碼為“1”時(shí)，交替出現(xiàn)“00”、“11”碼，因而在VHDL程序中必須設(shè)置一狀態(tài)來確認(rèn)上一次輸入比特為“1”時(shí)的編碼狀態(tài)。這一機(jī)制是通過一個(gè)D觸發(fā)器來實(shí)現(xiàn)的，每次當(dāng)輸入碼流中出現(xiàn)“1”碼時(shí)，D觸發(fā)器進(jìn)行一次狀態(tài)翻轉(zhuǎn)，從而完成對(duì)“1”碼編碼狀態(tài)的記憶(“1”狀態(tài)記憶)。同時(shí)，D觸發(fā)器的Q輸出端也將作為輸入比特為“1”時(shí)的編碼輸出[5]。②“0”編碼器。當(dāng)輸入碼流為“0”時(shí)，則以時(shí)鐘信號(hào)輸出“01”碼。③輸出選擇器。由輸入碼流來選擇是“1”碼編碼器輸出還是“0”碼編碼器輸出。 以上3部分都是在時(shí)序控制下完成的。

2.6CMI譯碼器的設(shè)計(jì)

因?yàn)榻?jīng)過CMI編碼后，1位碼變成2位碼，所以碼的速率增加1倍。按照CMI碼的譯碼規(guī)則[6]，用系統(tǒng)的傳輸時(shí)鐘(2048kHz)作為位同步時(shí)鐘，在時(shí)鐘的上升沿對(duì)CMI編碼碼流(1024kHz)進(jìn)行采樣，當(dāng)采樣結(jié)果為“1l”或“00”時(shí)，譯碼輸出為“l(fā)”；當(dāng)采樣結(jié)果為“0l”時(shí)，譯碼輸出為“0”。輸出的譯碼碼流的速率為CMI碼流速率的1/2。

3 仿真結(jié)果分析

為了進(jìn)一步確保系統(tǒng)設(shè)計(jì)的可實(shí)用性，將系統(tǒng)各組成模塊按照自環(huán)工作狀態(tài)連接起來，對(duì)系統(tǒng)各模塊進(jìn)行了整體仿真，完整的VHDL原理圖如圖6所示。幀同步信號(hào)和3路數(shù)字信號(hào)依次經(jīng)過時(shí)分復(fù)用、HDB3編譯碼、CMI編譯碼和時(shí)分解復(fù)用輸出，其中multiplexing、hdb3_coding、hdb3_decoder、cmi_coding、cmi_decoder和demultiplexing分別是時(shí)分復(fù)用、HDB3編碼、HDB3譯碼、CMI編碼、CMI譯碼和時(shí)分解復(fù)用模塊。

時(shí)序仿真結(jié)果如圖7所示，其中clk1的頻率是256kHz；clk2是頻率為2048kHz的時(shí)鐘(信號(hào)的傳輸速率)；FS是時(shí)分復(fù)用的同步信號(hào)；SYN是幀同步碼序列，固定為01110010；3路數(shù)字信號(hào)a_in、b_in、c_in分別是穩(wěn)定的256kbps信號(hào)序列11001100、00111100、01100110；syn_in 是輸入的幀同步碼，用來檢測(cè)幀同步碼；fj_out是時(shí)分復(fù)用的輸出信號(hào)；hdb3是HDB3編碼輸出信號(hào)；dehdb3是HDB3譯碼輸出信號(hào)；cmi是CMI編碼輸出信號(hào)，decmi是CMI譯碼輸出信號(hào)；a_out、b_out、c_out分別是時(shí)分解復(fù)用后輸出的3路數(shù)字信號(hào)。由各信號(hào)的仿真結(jié)果可知，時(shí)分復(fù)用、HDB3編譯碼、CMI編譯碼、時(shí)分解復(fù)用的結(jié)果完全符合其功能原理，其中HDB3編譯碼器的設(shè)計(jì)各用了5個(gè)移位寄存器，所以其仿真結(jié)果分別延遲5個(gè)傳輸時(shí)鐘。但由于時(shí)鐘頻率很高，所以影響不大。系統(tǒng)仿真最后并行輸出3路信號(hào)11001100、00111100和01100110，與輸入信號(hào)一致，滿足設(shè)計(jì)要求。

圖6 系統(tǒng)設(shè)計(jì)原理圖

圖7 系統(tǒng)時(shí)序仿真圖

4 結(jié) 語

采用FPGA及VHDL 語言開發(fā)設(shè)計(jì)的一種多路數(shù)字信號(hào)光纖傳輸系統(tǒng)，其硬件設(shè)計(jì)采用了自頂而下的設(shè)計(jì)方法，整個(gè)系統(tǒng)具有結(jié)構(gòu)簡(jiǎn)單，性能穩(wěn)定，有效性、可靠性高。運(yùn)用FPGA的設(shè)計(jì)，給調(diào)試帶來方便，而且將電路各個(gè)模塊集成到同一塊FPGA芯片中，減少了外接元件，提高了系統(tǒng)集成度，縮短了開發(fā)周期。

[1]張寶福,譚笑,蔣慧娟. 光纖通信系統(tǒng)原理與實(shí)驗(yàn)教程[M]. 北京:電子工業(yè)出版社,2004.

[2]樊昌信,張甫翊,徐炳祥,等. 通信原理[M]. 北京：國(guó)防工業(yè)出版社,2006.

[3]賈惠彬,王蘭勛. 基于CPLD的HDB3編譯碼器[J]. 電子科技,2005,9:37～40.

[4]吳海濤,陳英俊,梁迎春. 基于FPGA的HDB3編解碼器設(shè)計(jì)[J]. 微計(jì)算機(jī)信息,2008,24(6-2):236～239.

[5]趙冬梅. CMI碼的編譯碼電路設(shè)計(jì)及應(yīng)用[J].機(jī)械管理開發(fā)，2006,2(1):90～91.

[6]張秀平,鐘奇. 基于FPGA設(shè)計(jì)數(shù)字鎖相環(huán)[J].河海大學(xué)常州分校學(xué)報(bào),2007,21(3):51～54.

[編輯] 易國(guó)華

TP722；TN913.7

A

1673-1409(2009)03-N081-04

2009-06-10

蹇清平(1986-)，女，2008年大學(xué)畢業(yè)，碩士生，現(xiàn)主要從事信號(hào)與信息處理方面的研究工作。