曹燕杰，王 勇，朱 琪，華夢(mèng)琪，吳海宏，張 勇

（中科芯集成電路股份有限公司，江蘇 無錫 214072）

1 ESD在IC設(shè)計(jì)中的重要性

為了避免集成電路在生產(chǎn)過程中被靜電放電所損傷，在集成電路內(nèi)皆有制作靜電放電保護(hù)電路。靜電放電保護(hù)電路是集成電路上專門用來做靜電放電保護(hù)的特殊電路，靜電放電保護(hù)電路提供了ESD電流路徑，以免ESD放電時(shí)電流流入IC內(nèi)部而造成電路損傷。

靜電放電（Electrostatic Discharge，ESD）是造成大多數(shù)電子器件或電子系統(tǒng)受到過度電性應(yīng)力（Electrical Overstress，EOS）破壞的主要因素。這種破壞會(huì)導(dǎo)致半導(dǎo)體器件或電子系統(tǒng)形成一種永久性的毀壞，因而影響集成電路（Integrated Circuits）的電路功能，使得電子產(chǎn)品工作不正常。 而靜電放電破壞的產(chǎn)生，多是由于人為因素所形成，但又很難避免。電子器件或系統(tǒng)在制造、生產(chǎn)、組裝、測(cè)試、存放、搬運(yùn)等的過程中，靜電會(huì)累積在人體、儀器、儲(chǔ)放設(shè)備等之中，甚至在電子器件本身也會(huì)累積靜電，而人們?cè)诓恢榈那闆r下使這些物體相互接觸，因而形成了一條放電路徑，使得電子器件或系統(tǒng)遭到靜電放電的損害。

如何才能避免靜電放電的危害呢？除了加強(qiáng)工作場(chǎng)所對(duì)靜電累積的控制之外，必須在電子產(chǎn)品中加入具有防患靜電放電破壞的裝置。首先必需考慮這額外裝置的效能，如何處理才能達(dá)到有效保護(hù)的功用。同時(shí)裝置應(yīng)放在何處，以及在工業(yè)上的大量應(yīng)用中如何才是最省成本的設(shè)計(jì)方式都是應(yīng)一一處理及考慮的問題。

在保護(hù)裝置的設(shè)計(jì)上，從加強(qiáng)集成電路本身對(duì)靜電放電的耐受能力上著手，可以解決芯片包裝后組裝、測(cè)試、存放、搬運(yùn)等所遭遇到大多數(shù)靜電放電的問題。

靜電放電保護(hù)電路（ESD protection circuits）是集成電路上專門用來做靜電放電保護(hù)之用，此靜電放電保護(hù)電路提供了ESD電流路徑，以免ESD放電時(shí)靜電電流流入IC內(nèi)部而造成損傷。人體放電模式（HBM）與機(jī)器放電模式（MM）的ESD來自外界，所以ESD保護(hù)電路都是做在PAD（芯片壓焊點(diǎn)）的旁邊。在輸出PAD，其輸出級(jí)大尺寸的PMOS及NMOS器件本身便可當(dāng)作ESD保護(hù)器件來用，但是其布局方式必須遵守設(shè)計(jì)規(guī)則中有關(guān)ESD布局方面的規(guī)定。在輸入PAD，因CMOS集成電路的輸入PAD一般都是連接到MOS器件的柵極（gate），柵氧化層容易被ESD所打穿，因此在輸入PAD的旁邊會(huì)做一組ESD保護(hù)電路來保護(hù)輸入級(jí)的器件。在VDDpad與VSSpad的旁邊也要做ESD保護(hù)電路，因?yàn)閂DD與VSS腳之間也可能遭受ESD的放電。

2 IC設(shè)計(jì)中對(duì)ESD設(shè)計(jì)的要求

IC設(shè)計(jì)對(duì)ESD設(shè)計(jì)的要求可以分成4類：健壯性、有效性、速度、透明性。好的ESD設(shè)計(jì)必須滿足這4個(gè)要求。

（1）健壯性指的是ESD保護(hù)電路能夠承受的ESD電流的能力；

（2）有效性是指ESD保護(hù)電路能把電壓限制在安全值以下，不使被保護(hù)電路失效；

（3）滿足了健壯性和有效性的ESD保護(hù)電路，必須有足夠快的速度把ESD降低到安全水平；

（4）透明性是最后一個(gè)優(yōu)秀的ESD保護(hù)電路的指標(biāo)，要求ESD保護(hù)不影響I/O電路和芯片的正常工作，這包含I/O的參數(shù)和電路的規(guī)范。例如：

（a）電容：ESD保護(hù)電路不應(yīng)該有太大的電容，違背I/O信號(hào)的負(fù)載限制。

（b）漏電：在I/O，高電平或低電平時(shí)沒有超規(guī)范的漏電，也包含電源-地之間沒有大的漏電。

（c）上電順序：ESD保護(hù)電路不會(huì)影響正常的上電順序。

（d）熱插拔：當(dāng)有要求時(shí)也不能違背。

（e）過壓狀況：在混合電壓端口，如3.3V/5V，ESD保護(hù)電路表現(xiàn)正常。

（f）Latchup：不能造成芯片的latchup。

透明性對(duì)高頻端口和低漏電電源尤其重要。

3 常見的ESD設(shè)計(jì)方法或注意點(diǎn)

3.1 ESD 保護(hù)策略介紹

在靜電保護(hù)的各種手段中，最主要也是最有效的方式還是在集成電路內(nèi)部電路結(jié)構(gòu)設(shè)計(jì)時(shí)加入靜電保護(hù)電路結(jié)構(gòu)。靜電保護(hù)結(jié)構(gòu)的作用就是在靜電電壓產(chǎn)生時(shí)能將其安全地釋放，防止其被導(dǎo)入器件內(nèi)部工作電路。實(shí)際上，設(shè)計(jì)有效的靜電保護(hù)結(jié)構(gòu)是一個(gè)長(zhǎng)期的、不斷發(fā)展的過程。一個(gè)好的、具有較強(qiáng)抗靜電能力的保護(hù)結(jié)構(gòu)，往往要進(jìn)行很多次重復(fù)的改進(jìn)才能完成。而且，原有的一些比較成功的保護(hù)結(jié)構(gòu)，隨著器件尺寸的不斷減小以及工藝技術(shù)的改進(jìn)，其可靠性和有效性會(huì)大打折扣，因此需要不斷改進(jìn)甚至重新設(shè)計(jì)新結(jié)構(gòu)。

3.2 ESD保護(hù)器件介紹

在ESD沖擊發(fā)生時(shí)，ESD保護(hù)電路必須保證及時(shí)地釋放ESD能量，并且保護(hù)電路本身必須能夠承受大電流。所以ESD保護(hù)電路必須要具有較低的擊穿電壓（breakdown voltage）或者較快的觸發(fā)速度，形成低阻通路，并均勻地釋放ESD能量。因此這就對(duì)ESD器件在大電流、高電壓情況下的工作機(jī)制提出了一定的要求。這些器件的工作機(jī)制與它們?cè)谡９ぷ鳡顟B(tài)下的機(jī)制有很大不同。在這里簡(jiǎn)要敘述了常用ESD保護(hù)結(jié)構(gòu)構(gòu)成的器件在ESD狀態(tài)下的特性和工作機(jī)制。這些器件包括半導(dǎo)體電阻、傳統(tǒng)的二極管（正反向）、厚氧化層（Field-oxide）器件、NMOS管。

圖1 各種ESD保護(hù)器件的I-V特性

從圖1器件的I-V特性可知，各種ESD保護(hù)器件在正向偏壓及反向偏壓之下，其工作電壓是不同的，例如二極管在正偏的工作電壓約在0.8V ～ 1.2V左右，但是該二極管器件在反偏的工作電壓約在-13V～-15V左右。因此，當(dāng)相同大小的ESD放電電流流經(jīng)該二極管器件時(shí)，在反偏情形下所產(chǎn)生的熱量遠(yuǎn)大于該二極管在正偏情形下的熱量，也就是說在器件尺寸大小相同的前提之下，二極管器件在正偏所能承受的ESD電壓遠(yuǎn)大于在反偏所能承受的ESD電壓。因此，如何設(shè)計(jì)一個(gè)具有高ESD承受能力但只占用小布局面積的ESD保護(hù)電路必須考慮器件在不同偏壓之下的特性。

至于MOS器件或厚氧化層（Field-oxide）器件的ESD承受能力，跟該器件的二次擊穿電流（It2，secondary- breakdown current）有關(guān)。當(dāng)ESD放電電流大于該器件的It2時(shí)，該器件便會(huì)造成不可回復(fù)的損傷。

3.2.1 電阻

電阻往往起到限流、分壓等作用。MOS工藝一般采用多晶硅電阻、P+或N+擴(kuò)散電阻、P阱或N阱擴(kuò)散電阻來實(shí)現(xiàn)。在ESD保護(hù)結(jié)構(gòu)中也要用到電阻，起的作用主要也是限流和分壓。但是ESD的釋放是短時(shí)間高能量的釋放，這種情況下這些電阻都會(huì)表現(xiàn)出不同的特性。

多晶硅電阻并不適用于ESD保護(hù)結(jié)構(gòu)。因?yàn)镋SD沖擊發(fā)生時(shí)，ESD保護(hù)結(jié)構(gòu)要釋放ESD的能量，而多晶硅電阻與襯底間有二氧化硅隔離，使多晶硅電阻在ESD沖擊發(fā)生時(shí)散熱不良，主要失效模式是熔斷開路而破壞電路性能，因此不推薦使用。而N+、P+、N阱、P阱等擴(kuò)散電阻在ESD沖擊發(fā)生時(shí)會(huì)進(jìn)入非線性區(qū)。這是因?yàn)?，擴(kuò)散電阻是載流子在電場(chǎng)E作用下的定向漂移運(yùn)動(dòng)形成的：Vd=uE，其中Vd是載流子的漂移速率。而ESD具有相當(dāng)高的電壓，當(dāng)ESD沖擊發(fā)生時(shí)，載流子的速率將達(dá)到飽和速率Vs；再增大電壓將只會(huì)增大電場(chǎng)，而不會(huì)增大電流密度，器件進(jìn)入飽和狀態(tài)。在擴(kuò)散電阻中，若電流到達(dá)一定程度（數(shù)量）時(shí)電流會(huì)被限制，若繼續(xù)增大電壓，載流子反復(fù)撞擊產(chǎn)生大量空穴電流，當(dāng)空穴電流足夠影響總電流時(shí)，會(huì)出現(xiàn)負(fù)阻現(xiàn)象；這時(shí)電壓開始下降，只要較低的電壓就可以維持較大的電流。在ESD可靠性研究中擴(kuò)散電阻的高電流行為已經(jīng)被大量研究；但需注意在更高的電流等級(jí)下電阻最終發(fā)生永久熱失效，因此設(shè)計(jì)時(shí)必須考慮到其能量釋放的密度問題。

3.2.2 二極管(diode)

二極管結(jié)構(gòu)作為ESD保護(hù)器件被廣泛使用很長(zhǎng)時(shí)間。二極管擁有良好的電流導(dǎo)通特性（50mA/μm）和很低的導(dǎo)通阻抗。因此，在1.5μm工藝以下ESD保護(hù)器件主要使用MOS管和場(chǎng)管，利用它們寄生的npn管的snapback特性。

二極管，在Vdd-Vss間有足夠好的ESD保護(hù)電路，能夠利用其優(yōu)秀的正偏特性正常工作，而不需要工作在反向擊穿。另外，二極管不像其他保護(hù)器件如MOS管、SCR結(jié)構(gòu)有l(wèi)atch-up風(fēng)險(xiǎn)。

3.2.3 厚氧化層（field oxide oxide）器件

場(chǎng)管作為ESD保護(hù)器件主要使用在特征尺寸從1μm到3μm的工藝?yán)?。?shí)際上，場(chǎng)管主要以寄生的橫向npn工作。在大尺寸工藝中，場(chǎng)管的ESD性能好是因?yàn)榧纳鷑pn管工作區(qū)域離硅表面更遠(yuǎn)，產(chǎn)生的熱量遠(yuǎn)離硅表面。

就ESD而言，場(chǎng)管的主要參數(shù)有：溝道長(zhǎng)度（L）、漏端的孔到擴(kuò)散區(qū)邊緣的距離（DS）、溝道寬度（W）。關(guān)于DS這個(gè)參數(shù)，增大DS，一方面增加了漏端的串聯(lián)電阻，另一方面可以增大寄生npn管的有效導(dǎo)通區(qū)域，有利于提高ESD水平。但如果DS過大，可能會(huì)造成接觸孔和襯底的穿刺現(xiàn)象（contact spiking）。常見的解決辦法是在接觸孔下放n-well，這樣擊穿就不會(huì)發(fā)生在接觸孔的下面了。

對(duì)于突變結(jié)工藝，漏端的孔到擴(kuò)散區(qū)邊緣的距離（DS）非常關(guān)鍵，但當(dāng)輕摻雜漏（LDD）結(jié)的引入，增大DS的效果就變差了。當(dāng)引入硅化物（silicide）工藝時(shí)，增大DS的效果就完全沒有了。原因是硅化物大大減小了接觸孔到溝道的電阻。最有效的解決辦法是在接觸孔到擴(kuò)散區(qū)邊緣之間阻擋硅化物的形成。

3.2.4 NMOS管

在深亞微米工藝中，NMOS管有更好的ESD性能。研究表明，0.1μm工藝?yán)锏腘MOS管的ESD能力比1μm工藝的好。這主要由于隨著尺寸的縮小，擊穿電壓和snapback維持電壓減小，產(chǎn)生的功耗降低。

NMOS管的主要設(shè)計(jì)參數(shù)有：溝道長(zhǎng)度（L），漏端的接觸孔到柵的距離（DCG），溝道寬度（W）。對(duì)于1μm以上的工藝，一個(gè)典型的設(shè)計(jì)參數(shù)為：晶體管的W=200μm，L約大于最小溝道長(zhǎng)度，DCG =6μm。關(guān)于多個(gè)MOS管并聯(lián)設(shè)計(jì)的晶體管，ESD性能并不能隨著并聯(lián)管子個(gè)數(shù)的增加而正比例增大，除非使用其他的技術(shù)，比如柵耦合、襯底觸發(fā)技術(shù)。單個(gè)MOS管的溝道寬度也必須進(jìn)行優(yōu)化，作為經(jīng)驗(yàn)推薦單個(gè)管子的溝道寬度為40μm～80μm。

3.3 ESD保護(hù)電路介紹

ESD保護(hù)電路的布局必須全方位考慮到ESD測(cè)試的各種組合，因?yàn)檎wIC的所有腳中，在各種測(cè)試模式下最低的ESD耐壓值為該顆IC的ESD failure threshold。因此，一個(gè)全芯片ESD保護(hù)電路的布局要如圖2所示。Input pad與Output pad要具有保護(hù)PS、NS、PD、ND四種模式的靜電放電，靜電放電模型如圖3所示。另外，VDD到VSS也要有ESD保護(hù)電路，靜電放電模型如圖4所示。

圖2 全方位靜電放電保護(hù)電路的安排

圖3 I/O Pin的靜電放電測(cè)試組合

（1）PS-mode：VSS腳接地，正的ESD電壓出現(xiàn)在該I/O腳對(duì)VSS腳放電，此時(shí)VDD與其他腳皆浮接；

（2）NS-mode：VSS腳接地，負(fù)的ESD電壓出現(xiàn)在該I/O腳對(duì)VSS腳放電，此時(shí)VDD與其他腳皆浮接；

（3）PD-mode：VDD腳接地，正的ESD電壓出現(xiàn)在該I/O腳對(duì)VDD腳放電，此時(shí)VSS與其他腳皆浮接；

（4）ND-mode：VDD腳接地，負(fù)的ESD電壓出現(xiàn)在該I/O腳對(duì)VDD腳放電，此時(shí)VDD與其他腳浮接。

圖4 VDD to VSS的靜電放電測(cè)試組合

（1）Positive-mode：正的ESD電壓出現(xiàn)在VDD腳， 此時(shí)VSS腳接地，但所有I/O 腳皆浮接；

（2）Negative-mode：負(fù)的ESD電壓出現(xiàn)在VDD腳，此時(shí)VSS腳接地，但所有I/O 腳皆浮接。

因?yàn)镋SD保護(hù)電路是為了保護(hù)ESD而加入的，在集成電路正常操作情形下ESD保護(hù)電路不工作，因此在加入ESD保護(hù)電路于集成電路中時(shí)必須要考慮到之前所列舉的注意事項(xiàng)。其中，在設(shè)計(jì)上除了要能符合集成電路所要求的ESD保護(hù)能力之外，也要盡可能降低因?yàn)榧由显揈SD保護(hù)電路而增加的成本，例如布局面積的增大或者制造工藝的增加等。

另外，在一些ESD保護(hù)電路中，尤其是在Input pad，其ESD保護(hù)電路只安排在Input pad與VSS之間，Input pad到VDD之間沒有安排ESD保護(hù)電路。當(dāng)ND模式的ESD放電發(fā)生時(shí)，負(fù)的ESD電壓會(huì)先經(jīng)由Input到VSS之間的ESD保護(hù)電路跑到VSS電源在線，沿著VSS電源線流向VDD與VSS之間的ESD保護(hù)電路，再經(jīng)由此VDD與VSS之間的ESD保護(hù)電路轉(zhuǎn)到VDD電源在線，最后由VDDpad流出此IC。

ND模式的靜電放電是藉由Input到VSS以及VDD與VSS之間的ESD保護(hù)電路來旁通ESD電流。有些加了Input到VSS之間的ESD保護(hù)電路，卻忘了加上VDD與VSS之間的ESD保護(hù)電路，這時(shí)在ND模式ESD測(cè)試組合之下，集成電路的內(nèi)部電路常常先被ESD放電電流所損壞，但是在Input pad上的ESD保護(hù)電路卻毫發(fā)未傷，這種內(nèi)部電路損傷無法自Input pad的I-V變化觀測(cè)得到，必須再經(jīng)由IC功能測(cè)試分析才會(huì)發(fā)現(xiàn)。隨著芯片的尺寸越做越大，環(huán)繞整個(gè)芯片的VDD與VSS電源線也越拉越長(zhǎng)，寄生的電容電阻效應(yīng)便會(huì)顯現(xiàn)出來，當(dāng)IC的布局造成電源線的雜散電容電阻效應(yīng)，這些雜散電阻電容會(huì)延遲ESD電流經(jīng)由VDD與VSS之間的ESD保護(hù)電路旁通而過。這時(shí)，來不及放電的ESD電流便會(huì)借著電源線的連接而進(jìn)入到IC內(nèi)部電路中，IC內(nèi)部電路在布局上一般都以最小尺寸來做，也不會(huì)考慮ESD的布局方式，因此其更易被此種ESD電流所損傷。因此造成異常的ESD損傷現(xiàn)象，也就是在I/O pad上的ESD保護(hù)電路完好，但內(nèi)部電路已失效，這種內(nèi)部損傷是無法從單一輸入腳或輸出腳的I-V變化看出來的。

因此，當(dāng)芯片尺寸較大時(shí)，必須要在Input pad與VDD之間也提供ESD保護(hù)電路來直接旁通ESD電流，而不能只借由VDD與VSS之間的ESD保護(hù)電路來間接放電。

4 深亞微米工藝中的ESD設(shè)計(jì)方法

在進(jìn)入深亞微米的CMOS工藝中，為使MOS管能符合各式各樣的應(yīng)用，器件中的雜質(zhì)分布及結(jié)深都有了許多改變，然而這些工藝參數(shù)都會(huì)影響到器件對(duì)靜電放電的防護(hù)耐受度。在半導(dǎo)體代工盛行的今天，一旦工藝發(fā)展穩(wěn)定后，為了在集成電路中設(shè)計(jì)出有競(jìng)爭(zhēng)力的靜電放電保護(hù)電路，設(shè)計(jì)工程師就僅能從選擇適當(dāng)器件以及改變其版圖幾何結(jié)構(gòu)上來做變化，以實(shí)現(xiàn)具有最佳靜電放電防護(hù)能力的防護(hù)裝置。在作為靜電放電防護(hù)的器件中，以MOS晶體管的導(dǎo)通特性用做靜電放電防護(hù)最適合，因此通常在設(shè)計(jì)靜電放電防護(hù)電路時(shí)，多以MOS晶體管為主。

這里介紹一款LED驅(qū)動(dòng)芯片的ESD保護(hù)結(jié)構(gòu)。芯片只有一對(duì)電源和地，在ESD構(gòu)架方面比多對(duì)電源和地的芯片更簡(jiǎn)單?？梢苑譃閹追N情況：輸入保護(hù)、輸出保護(hù)、電源和地之間的保護(hù)。ESD保護(hù)的設(shè)計(jì)除了使芯片免受靜電的損傷，還要考慮其他方面：首先，加入的ESD保護(hù)不能影響端口的功能；其次，不能造成芯片端口的漏電；再次，不能造成芯片的latch-up。以下進(jìn)行這4種端口的設(shè)計(jì)，該芯片采用0.35μm 1P3M 5V CMOS工藝設(shè)計(jì)。

4.1 輸入端口的設(shè)計(jì)

為了使輸入的薄柵氧得到最好的保護(hù)，所以采用兩級(jí)保護(hù)。第一級(jí)采用soft-pull 的MOS管，第二級(jí)采用poly電阻加?xùn)沤拥氐腘MOS和柵接電源的PMOS。電路圖如圖5。

第一級(jí)選用MOS管，是因?yàn)樵?.35μm工藝下，二極管、場(chǎng)管的保護(hù)效果不理想；另外SCR（可控硅）的效果比較好，面積利用率高，但比較難設(shè)計(jì)，而且有l(wèi)atchup風(fēng)險(xiǎn)。通常MOS管的ESD保護(hù)能力為10V/μm，如果想通過3000V（HBM），設(shè)計(jì)中心值處在4000V，MOS管的寬度為400μm，單個(gè)管子寬度根據(jù)ESD規(guī)則（30μm～60μm）定為50μm。溝道長(zhǎng)度根據(jù)規(guī)則定為0.6μm。

圖5 輸入端口保護(hù)電路圖

針對(duì)NMOS存在不均勻?qū)ǖ那闆r，即NMOS管的溝道寬度雖然設(shè)計(jì)值為400μm，但實(shí)際上可能只有100μm的NMOS管導(dǎo)通了，采用了soft-pull結(jié)構(gòu)，此結(jié)構(gòu)采用了gate-couple原理，使得NMOS管的觸發(fā)電壓降低，有利于NMOS管均勻?qū)?。而PMOS管不存在這種情況。

第二級(jí)保護(hù)中的電阻選用poly電阻，主要是因?yàn)閚-well電阻偏差比較大，而N+擴(kuò)散電阻擊穿電壓低，此處設(shè)計(jì)并不想讓電阻擊穿。poly電阻的優(yōu)點(diǎn)是寄生電容小、精度高，但散熱的特性比上兩種電阻差。所以，設(shè)計(jì)poly電阻的寬度足夠?qū)?，保證散熱的面積足夠大以及能通過比較大的電流。一般poly電阻的寬度為10μm～20μm，由于是第二級(jí)保護(hù)，電流較小，寬度選為10μm。

第二級(jí)保護(hù)的MOS管主要是進(jìn)一步降低輸入電壓，泄放ESD電流很小，所以寬度定為50μm，單個(gè)管子寬度為25μm。按照10V/μm計(jì)算，它能承受的ESD電壓為500V，能承受的ESD電流為500/1.5k=333mA。該芯片的輸入/輸出信號(hào)的頻率較低，第二級(jí)保護(hù)的電阻可以選大一些，設(shè)計(jì)規(guī)則最低要求200Ω，此處選了800Ω。假設(shè)第一級(jí)保護(hù)的MOS管二次擊穿的電壓為20V，那第二級(jí)保護(hù)的電阻和MOS管上的電流只有20/800=25mA，遠(yuǎn)遠(yuǎn)小于第二級(jí)保護(hù)上MOS管能承受的電流。

在版圖方面，剩下的主要參數(shù)是MOS管漏端的孔到柵的距離DCG。在深亞微米下，DCG通常為2μm～3μm，在亞微米，通常為5μm～6μm。在這里依據(jù)ESD的設(shè)計(jì)規(guī)則定為2μm。各個(gè)器件的版圖見圖6～圖8（圖片中的二鋁已經(jīng)隱藏）。

圖6 輸入端口的ESD保護(hù)版圖

圖7 輸入端口的第一級(jí)保護(hù)NMOS管

圖8 輸入端口第二級(jí)保護(hù)的NMOS管

4.2 輸出端口的設(shè)計(jì)

輸出端口和輸入端口的主要區(qū)別在第二級(jí)保護(hù)上，限流電阻不能太大，否則會(huì)影響輸出的驅(qū)動(dòng)能力。一般要求盡量小，出于ESD的考慮，電阻值定為100Ω。

圖9 輸出端口保護(hù)的電路圖

一般情況下，由于芯片在生產(chǎn)、運(yùn)輸、測(cè)試過程中，芯片并未上電，靜電進(jìn)入端口，輸出的輸入處于懸空，很容易被耦合到一個(gè)高電位，在ESD保護(hù)器件工作之前先導(dǎo)通放電。若在輸出管進(jìn)入二次擊穿之前，第一級(jí)保護(hù)的MOS管還未工作，那輸出管就損壞了。通常MOS管的觸發(fā)電壓在10V左右。于是輸出管必須能承受10/100=100mA的ESD電流，也就是輸出管的寬度必須大于100mA×1.5k/10V/μm=15μm。另一方面，如果沒有限流電阻，要保證ESD保護(hù)管有效工作，需要做耦合電路，讓ESD保護(hù)管先觸發(fā)。器件的其他參數(shù)基本和輸入保護(hù)電路相同。

4.3 電源和地之間的保護(hù)

電源和地之間的保護(hù)電路是由一個(gè)電阻電容網(wǎng)絡(luò)、一個(gè)反相器和一個(gè)NMOS管組成的；RC網(wǎng)絡(luò)連接到反相器的輸入，它的輸出再連接到NMOS的柵極，如圖10所示。此電源保護(hù)電路在平時(shí)是不導(dǎo)通的。人體放電模型（HBM）的放電波形的上升時(shí)間約10ns，而芯片在上電時(shí)，電源的上升時(shí)間約為微秒到毫秒級(jí)。為了符合以上兩種要求，RC常數(shù)設(shè)計(jì)在次微秒到微秒級(jí)之間。當(dāng)靜電出現(xiàn)在電源上時(shí)，由于RC網(wǎng)絡(luò)會(huì)產(chǎn)生延遲效應(yīng)，圖10中Vx的電壓上升速度會(huì)較VDD來得慢，而在兩者之間產(chǎn)生電壓差。同時(shí)電壓差也出現(xiàn)在PMOS P0的柵源兩端。當(dāng)此電壓差大于其開啟電壓時(shí)，P0導(dǎo)通而將NMOS N1的柵極上拉至VDD，因而NMOS N1就導(dǎo)通而以溝道泄放ESD電流。

圖10 電源和地之間的ESD保護(hù)

理論上如果N1的尺寸夠大的話，光靠導(dǎo)通就可以泄放掉所有的ESD電流而不會(huì)使晶體管工作在擊穿和snapback區(qū)，因此相對(duì)于柵極接地技術(shù)甚至柵極耦合技術(shù)來說，其反應(yīng)速度要快許多。

此電路參數(shù)如圖10所示，電阻采用poly電阻，一方面是由于poly電阻精度高，另一方面是因?yàn)樵?jīng)有公司因采用n-well電阻導(dǎo)致在latchup測(cè)試時(shí)出現(xiàn)了問題。由于電阻上電流很小，電阻的寬度采用了電阻的最小寬度。電容采用了NMOS管，屬于反型的MOS管。

導(dǎo)通ESD電流的NMOS N1寬度很大，因此面積很大。所以芯片面積很小的話通常不采用這樣的電源和地的ESD保護(hù)方式。該保護(hù)電路的版圖見圖11（圖中二鋁已經(jīng)隱藏）。

圖11 電源和地之間的ESD保護(hù)布局

5 總結(jié)

本文從ESD的原理著手，介紹了ESD保護(hù)的重要性以及IC設(shè)計(jì)中常用的一些ESD保護(hù)器件、結(jié)構(gòu)、尺寸，并以一款0.35μm 1P3M CMOS工藝中成功驗(yàn)證的芯片ESD保護(hù)為例進(jìn)行具體說明。

當(dāng)分析ESD保護(hù)時(shí)，不僅要分析各個(gè)端口的保護(hù)，更重要的是要把ESD保護(hù)當(dāng)作一個(gè)整體來分析。對(duì)于每個(gè)端口都有4種情況：PS、NS、PD、ND。分析這4種情況時(shí)不能只分析某一個(gè)端口，一定要把電源和地之間的保護(hù)放進(jìn)來一并考慮。

在設(shè)計(jì)具體器件時(shí)，主要參考foundry提供的ESD設(shè)計(jì)規(guī)則。最好使用I/O單元庫，因?yàn)閱卧獛焓莊oundry驗(yàn)證過的。如果遇到?jīng)]有單元庫或者所設(shè)計(jì)芯片端口有特殊要求時(shí)，一般不自行設(shè)計(jì)，而是參考以前的設(shè)計(jì)經(jīng)驗(yàn)。

本論文涉及的版圖參數(shù)主要針對(duì)0.35μm的CMOS工藝，并不是通用的尺寸。即使同樣是0.35μm的工藝，不同的foundry涉及的參數(shù)也不盡相同。

[1] MIL-STD-883C method 3015.7, Military Standard Test Methods and Proc. For Microelectronics[DB].Dept. of Defense, Washington, D. C., U.S.A., 1989.

[2] Ming-Dou Ker and Tain-Shun Wu, ESD Protection for Submicron CMOS IC’s—A Tutorial[DB].CCL Technical Journal,1995,42: 10-24.

[3] T. J. Maloney and N. Khurana. Transmission Line Plising Techniques for Circuit Modeling of ESD Phenomena[DB].EOS/ESD Symposium Proceedings, EOS-7, 1985. 49-54.

[4] T. J. Maloney and N. Khurana. Transmission Line Plising Techniques for Circuit Modeling of ESD Phenomena[DB].EOS/ESD Symposium Proceedings, EOS-7, 1985. 49-54.

[5] C. Duvvury, R. N. Rountree, and O. Adams. Internal chip ESD phenomena beyond the protection circuit[DB].IEEE Trans. on Electron Devices, 1988,35(12): 2133-2139.

[6] H. Terletzki, W. Nikutta, and W. Reczek. Influence of the series resistance of on-chip power supply buses on internal device failure after ESD stress[DB]. IEEE Trans. on Electron Devices, 1993,40(11): 2081-2083.

[7] M. D. Jaffe and P. E. Cottrell. Electrostatic discharge protection in a 4-Mbit DRAM[DB]. EOS/ESD Symp.Proc., EOS-12, 1990.218-223.

[8] C. Cook and S. Daniel. Characterization of new failure mechanisms arising from power-pin ESD stressing[DB].EOS/ESD Symp. Proc., EOS-15, 1993.149-156.

[9] EOS/ESD Standard for ESD Sensitivity Testing[DB]. EOS/ESD Association, NY., 1993.

[10] C.-N. Wu, M.-D. Ker, et al. Unexpected ESD damage on internal circuits of sub-μm CMOS technology[DB].Proc. of International Electron Devices and Materials Symposium,1996.143-146.