盛建倫,劉淑霞,王 勇,鞏玉璽

(青島理工大學(xué)計(jì)算機(jī)工程學(xué)院,山東青島 266033)

數(shù)字邏輯實(shí)驗(yàn)技術(shù)改革的研究

盛建倫,劉淑霞,王 勇,鞏玉璽

(青島理工大學(xué)計(jì)算機(jī)工程學(xué)院,山東青島 266033)

分析了傳統(tǒng)的基于中小規(guī)模集成電路的實(shí)驗(yàn)技術(shù)的弊端;提出計(jì)算機(jī)專業(yè)的“數(shù)字邏輯”課程應(yīng)該采用基于VLSI的EDA實(shí)驗(yàn)技術(shù),并且用設(shè)計(jì)性實(shí)驗(yàn)取代驗(yàn)證性實(shí)驗(yàn);開發(fā)了數(shù)字邏輯設(shè)計(jì)性實(shí)驗(yàn)課題;研究出了改革方案并在教學(xué)實(shí)踐中取得好的效果;基于VLSI的“數(shù)字邏輯”實(shí)驗(yàn)技術(shù)用硬件描述語言進(jìn)行邏輯設(shè)計(jì),用軟件仿真來檢驗(yàn)邏輯設(shè)計(jì)是否正確。

數(shù)字邏輯;實(shí)驗(yàn)技術(shù);設(shè)計(jì)性實(shí)驗(yàn);虛擬實(shí)驗(yàn)

近年來,教育部計(jì)算機(jī)科學(xué)與技術(shù)專業(yè)教學(xué)指導(dǎo)委員會(huì)制定的《計(jì)算機(jī)科學(xué)與技術(shù)本科專業(yè)規(guī)范》對于計(jì)算機(jī)專業(yè)的課程設(shè)置和教學(xué)要求都發(fā)生了變化,對于硬件類基礎(chǔ)課程的要求與其他電子、電氣類專業(yè)有所不同?？紤]到計(jì)算機(jī)科學(xué)與技術(shù)專業(yè)需要掌握的是計(jì)算機(jī)邏輯結(jié)構(gòu)的設(shè)計(jì)方法而不是其電子實(shí)現(xiàn),我國許多高校的計(jì)算機(jī)專業(yè)陸續(xù)將基礎(chǔ)課程“數(shù)字電子技術(shù)”改為“數(shù)字邏輯”。與“數(shù)字電子技術(shù)”相比,“數(shù)字邏輯”課程的教學(xué)注重“邏輯”而不是“電子”,強(qiáng)調(diào)集成電路的外部特性而非其內(nèi)部電路。

1 傳統(tǒng)實(shí)驗(yàn)技術(shù)的弊端

多年來,“數(shù)字電子技術(shù)”的實(shí)驗(yàn)教學(xué)與其他電子技術(shù)類課程一樣使用專門的實(shí)驗(yàn)箱。實(shí)驗(yàn)通常使用74系列的TTL或CMOS中小規(guī)模集成電路。在實(shí)驗(yàn)箱上用插線把集成電路和其他元件連接成題目要求的實(shí)驗(yàn)電路,在實(shí)驗(yàn)過程中一般需要使用示波器、萬用表等儀器進(jìn)行觀察。做實(shí)驗(yàn)的時(shí)候,學(xué)生能夠?qū)嶋H看到并接觸集成電路芯片和其他元器件,實(shí)際進(jìn)行電路的連接,對電子電路、集成電路芯片、電壓、信號(hào)等的印象比較深刻。早期的數(shù)字電子實(shí)驗(yàn)是在面包板上插線,極易發(fā)生接觸不良、斷線等問題,往往需要花費(fèi)大量時(shí)間排除接觸問題和錯(cuò)誤的連接。后來發(fā)展為將集成電路芯片插在固定的集成電路插座上并使用專門的接插頭、插孔等,改善了接觸,實(shí)驗(yàn)成功率有所提高。此外,實(shí)驗(yàn)過程中經(jīng)常會(huì)因?yàn)閷W(xué)生的操作錯(cuò)誤而導(dǎo)致集成電路等元件的損壞,實(shí)驗(yàn)箱和其他儀器設(shè)備也會(huì)出現(xiàn)故障或損壞,反復(fù)的插拔器件和導(dǎo)線也容易造成引線折斷,每年都發(fā)生器件材料消耗和設(shè)備維修的費(fèi)用,實(shí)驗(yàn)設(shè)備完好率比較低。

用實(shí)驗(yàn)箱做實(shí)驗(yàn),受連接線路等的限制,基本上只能按實(shí)驗(yàn)指導(dǎo)書的電路做指定的驗(yàn)證性實(shí)驗(yàn),難以開展設(shè)計(jì)性實(shí)驗(yàn)。做驗(yàn)證性實(shí)驗(yàn),不能發(fā)揮學(xué)生的主觀能動(dòng)性,實(shí)驗(yàn)教學(xué)與理論教學(xué)之間銜接得不好,沒有真正起到“通過實(shí)驗(yàn)加深對理論知識(shí)的理解”和“理論與實(shí)際相結(jié)合”的作用,實(shí)驗(yàn)效果很不理想,既影響學(xué)生動(dòng)手能力的提高,也影響學(xué)生對相關(guān)知識(shí)的掌握。認(rèn)識(shí)到這個(gè)問題,一些學(xué)校也對實(shí)驗(yàn)內(nèi)容進(jìn)行了改革,增加了若干設(shè)計(jì)性實(shí)驗(yàn)課題[1-2]。但是,由于在實(shí)驗(yàn)中需要花費(fèi)較多時(shí)間進(jìn)行線路連接和排查,受時(shí)間限制,實(shí)驗(yàn)電路只能是用很少幾片集成電路的簡單邏輯,難以完成比較復(fù)雜的邏輯設(shè)計(jì)實(shí)驗(yàn)。

2 改革的必要性

作為先修課,“數(shù)字邏輯”應(yīng)該為后繼的“計(jì)算機(jī)組成原理”準(zhǔn)備所需要的邏輯電路設(shè)計(jì)知識(shí)、分析技術(shù)和設(shè)計(jì)技術(shù)。現(xiàn)代計(jì)算機(jī)邏輯結(jié)構(gòu)的設(shè)計(jì)方法是基于大規(guī)模、超大規(guī)模集成電路的,而非中小規(guī)模集成電路的。“數(shù)字電子技術(shù)”課程的實(shí)驗(yàn)教學(xué)是基于中小規(guī)模集成電路的,要求學(xué)生熟悉常用SSI、MSI的型號(hào)、外部引腳和連接方法。這些知識(shí)對于電子、電氣類專業(yè)的教學(xué)是必需的,但是對于計(jì)算機(jī)專業(yè)和“計(jì)算機(jī)組成原理”課程的學(xué)習(xí)卻不是必需的。因?yàn)橛?jì)算機(jī)專業(yè)的任務(wù)是設(shè)計(jì)計(jì)算機(jī)的體系結(jié)構(gòu)和邏輯結(jié)構(gòu),應(yīng)該掌握基于LSI、VLSI的計(jì)算機(jī)邏輯結(jié)構(gòu)(主要是CPU)的設(shè)計(jì)技術(shù)。但是“數(shù)字電子技術(shù)”的教學(xué)內(nèi)容和實(shí)驗(yàn)課題都沒有涉及基于LSI、VLSI的設(shè)計(jì)技術(shù)。如果“數(shù)字邏輯”沿用“數(shù)字電子技術(shù)”的實(shí)驗(yàn)技術(shù),雖然對“數(shù)字邏輯”課程本身沒有多少影響,但是卻使“計(jì)算機(jī)組成原理”課程的實(shí)驗(yàn)教學(xué)改革難以進(jìn)行。

“計(jì)算機(jī)組成原理”課程的實(shí)驗(yàn)教學(xué)涉及運(yùn)算器、控制器等計(jì)算機(jī)主要部件的邏輯設(shè)計(jì)問題。由于運(yùn)算器、控制器等部件的邏輯相當(dāng)復(fù)雜,如果想用74系列的中小規(guī)模集成電路來設(shè)計(jì),需要的芯片數(shù)量太多,實(shí)驗(yàn)電路規(guī)模比較大,線路連接太復(fù)雜。因此,在課程內(nèi)的實(shí)驗(yàn)教學(xué)中不可能用74系列的中小規(guī)模集成電路設(shè)計(jì)和實(shí)現(xiàn)運(yùn)算器、控制器這樣的邏輯。所以,除了存儲(chǔ)器擴(kuò)展實(shí)驗(yàn)外,基于中小規(guī)模集成電路的“計(jì)算機(jī)組成原理”實(shí)驗(yàn)箱一般只能做驗(yàn)證性實(shí)驗(yàn),這就是為什么“計(jì)算機(jī)組成原理”課程的實(shí)驗(yàn)教學(xué)長期局限在做驗(yàn)證性實(shí)驗(yàn)的主要原因。探索了在“計(jì)算機(jī)組成原理實(shí)驗(yàn)”課程中增加幾個(gè)用VHDL設(shè)計(jì)邏輯電路的實(shí)驗(yàn)后,蔣本珊[3-4]指出,受學(xué)時(shí)限制,在“計(jì)算機(jī)組成原理”課程內(nèi)學(xué)習(xí)硬件描述語言是不現(xiàn)實(shí)的,應(yīng)該在前導(dǎo)的“數(shù)字邏輯”課程中增加硬件描述語言的內(nèi)容,或者增設(shè)介紹EDA工具和硬件描述語言的選修課程。

20世紀(jì)90年代以來,隨著電子技術(shù)和VLSI技術(shù)的進(jìn)步,大規(guī)模集成電路PLD芯片逐漸取代了數(shù)字系統(tǒng)中傳統(tǒng)的中小規(guī)模集成電路。同時(shí),用硬件描述語言設(shè)計(jì)數(shù)字系統(tǒng)的EDA技術(shù)發(fā)展成熟并廣泛應(yīng)用。數(shù)字系統(tǒng)和計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)方法從傳統(tǒng)的邏輯電路設(shè)計(jì)方法向“硬件設(shè)計(jì)軟件化”方向轉(zhuǎn)變。將EDA技術(shù)用于實(shí)驗(yàn)教學(xué)就是“硬件實(shí)驗(yàn)軟件化”,屬于“虛擬實(shí)驗(yàn)”范疇?！皵?shù)字邏輯”課程的實(shí)驗(yàn)教學(xué)應(yīng)該適應(yīng)技術(shù)的進(jìn)步,采用先進(jìn)的基于VLSI的EDA技術(shù)。我國高校的計(jì)算機(jī)專業(yè)硬件類課程的教學(xué)和實(shí)驗(yàn)技術(shù)落后于技術(shù)的進(jìn)步,與國外有明顯差距。進(jìn)入21世紀(jì)以來,我國一些高校開始探索“數(shù)字邏輯”和“數(shù)字電子技術(shù)”課程的實(shí)驗(yàn)教學(xué)改革[2,5-11]。

青島理工大學(xué)計(jì)算機(jī)學(xué)院于2008年修改了計(jì)算機(jī)類各專業(yè)的培養(yǎng)方案,將“數(shù)字電子技術(shù)”改為“數(shù)字邏輯”,2010年開始在“數(shù)字邏輯”課程實(shí)驗(yàn)教學(xué)中采用新的實(shí)驗(yàn)技術(shù)[12]。經(jīng)過9輪教學(xué)的改革探索和不斷改進(jìn),現(xiàn)在不僅完善了基于VLSI的“數(shù)字邏輯”課程實(shí)驗(yàn)技術(shù),而且已經(jīng)形成了計(jì)算機(jī)專業(yè)硬件基礎(chǔ)課程的實(shí)驗(yàn)教學(xué)體系[13]。

3 基于VLSI的“數(shù)字邏輯”實(shí)驗(yàn)技術(shù)

基于VLSI的“數(shù)字邏輯”課程實(shí)驗(yàn)技術(shù)主要包括8個(gè)方面。

3.1 增加硬件描述語言VHDL的學(xué)習(xí)

EDA技術(shù)并非都是基于VLSI的,也可以是基于中小規(guī)模集成電路和分立元件的[14]?；赩LSI的EDA技術(shù)是用硬件描述語言而不是傳統(tǒng)的邏輯電路設(shè)計(jì)方法進(jìn)行邏輯設(shè)計(jì),用軟件仿真來檢驗(yàn)邏輯設(shè)計(jì)是否正確,最后下載到FPGA等大規(guī)模PLD芯片成為數(shù)字系統(tǒng)。因此,學(xué)生在實(shí)驗(yàn)前必須先學(xué)習(xí)硬件描述語言和用硬件描述語言做邏輯設(shè)計(jì)的方法。在“數(shù)字邏輯”課程中學(xué)習(xí)硬件描述語言為實(shí)驗(yàn)技術(shù)改革創(chuàng)造了有利的前提。目前最常用的硬件描述語言有VHDL和Verilog HDL,在“數(shù)字邏輯”課程中采用VHDL進(jìn)行教學(xué)比較好。

3.2 硬件實(shí)驗(yàn)軟件化

放棄在實(shí)驗(yàn)箱上插接集成電路芯片和連接線的方式,“數(shù)字邏輯”課程的全部實(shí)驗(yàn)不需任何實(shí)驗(yàn)箱,都通過VHDL文本編輯、編譯和軟件仿真在普通PC機(jī)上實(shí)現(xiàn)。實(shí)驗(yàn)平臺(tái)用Altera公司的Quartus II或者Xilinx公司的ISE。我們在教學(xué)中用的是Quartus II。如此改革的另一個(gè)好處是使計(jì)算機(jī)專業(yè)硬件基礎(chǔ)課程的實(shí)驗(yàn)可以在軟件實(shí)驗(yàn)室進(jìn)行,從而節(jié)省大量的設(shè)備投資及材料消耗費(fèi)用。這種新的實(shí)驗(yàn)技術(shù)既能夠?qū)崿F(xiàn)驗(yàn)證性實(shí)驗(yàn),也能夠?qū)崿F(xiàn)設(shè)計(jì)性實(shí)驗(yàn),能夠看到使用傳統(tǒng)實(shí)驗(yàn)方法難以看到的完整的輸入輸出波形圖和競爭冒險(xiǎn)現(xiàn)象,具有實(shí)驗(yàn)成功率高、教學(xué)效果好、一人一組、節(jié)省設(shè)備投資與維護(hù)費(fèi)用、元件材料消耗低等優(yōu)點(diǎn)。

3.3 “數(shù)字邏輯”設(shè)計(jì)性實(shí)驗(yàn)的實(shí)驗(yàn)步驟

邏輯設(shè)計(jì)→VHDL編程→啟動(dòng)Quartus II系統(tǒng)建立設(shè)計(jì)工程→輸入程序文本→編譯和消除語法錯(cuò)誤→設(shè)計(jì)仿真輸入波形→仿真→分析仿真波形消除邏輯錯(cuò)誤→記錄結(jié)果寫實(shí)驗(yàn)報(bào)告。

做設(shè)計(jì)性實(shí)驗(yàn),要求學(xué)生在進(jìn)入實(shí)驗(yàn)室之前先進(jìn)行邏輯設(shè)計(jì),然后用VHDL編程和仿真。一般提前1星期布置實(shí)驗(yàn)課題。

用VHDL設(shè)計(jì)組合邏輯電路和時(shí)序邏輯電路的方法與傳統(tǒng)的用邏輯代數(shù)和邏輯圖設(shè)計(jì)的方法有很大不同。組合邏輯設(shè)計(jì)是首先根據(jù)問題抽象出真值表。如果采用行為描述,在VHDL設(shè)計(jì)實(shí)體的結(jié)構(gòu)體中描述真值表就可以了;如果采用數(shù)據(jù)流描述,邏輯設(shè)計(jì)還需要做出邏輯函數(shù),然后在VHDL設(shè)計(jì)實(shí)體的結(jié)構(gòu)體中描述邏輯函數(shù);如果采用結(jié)構(gòu)描述,則邏輯設(shè)計(jì)需要做出邏輯圖,然后在VHDL設(shè)計(jì)實(shí)體的結(jié)構(gòu)體中描述邏輯圖中各個(gè)低層元件的連接。

時(shí)序邏輯設(shè)計(jì)是首先根據(jù)問題抽象出狀態(tài)轉(zhuǎn)換圖和狀態(tài)轉(zhuǎn)換圖表。如果采用行為描述,可在VHDL設(shè)計(jì)實(shí)體的結(jié)構(gòu)體中描述狀態(tài)轉(zhuǎn)換圖。復(fù)雜的時(shí)序邏輯系統(tǒng)需要采用結(jié)構(gòu)描述,在VHDL設(shè)計(jì)實(shí)體的結(jié)構(gòu)體中描述邏輯圖中各個(gè)低層元件的連接。

實(shí)驗(yàn)指導(dǎo)教師要挨個(gè)檢查學(xué)生的預(yù)習(xí)情況(真值表、邏輯函數(shù)、邏輯圖、狀態(tài)轉(zhuǎn)換圖等),只有完成了邏輯設(shè)計(jì)的才算“到”,實(shí)驗(yàn)后才收實(shí)驗(yàn)報(bào)告、給予成績。如果學(xué)生的邏輯設(shè)計(jì)有錯(cuò)誤,當(dāng)場指出并要求改正。

3.4 學(xué)生一人一組

用實(shí)驗(yàn)箱做實(shí)驗(yàn),一般是2～5人一組,其主要原因是儀器設(shè)備的套數(shù)不夠,其次是在實(shí)驗(yàn)過程中需要花很多時(shí)間連接線路、排查故障,還要看儀表、記錄數(shù)據(jù),有幾人配合比較好?；赩LSI的EDA技術(shù)做實(shí)驗(yàn),是在普通的PC機(jī)上用專門的軟件平臺(tái)做實(shí)驗(yàn),不受儀器設(shè)備的限制?，F(xiàn)在各高校計(jì)算機(jī)學(xué)院的軟件機(jī)房中配置的機(jī)器數(shù)量往往足夠至少3個(gè)班的學(xué)生同時(shí)使用,完全能夠做到一人一組。一人一組有利于調(diào)動(dòng)每個(gè)學(xué)生的學(xué)習(xí)積極性。

3.5 精心設(shè)計(jì)和選擇實(shí)驗(yàn)課題

實(shí)驗(yàn)課題的設(shè)計(jì)是開展設(shè)計(jì)性實(shí)驗(yàn)教學(xué)必須妥善處理的關(guān)鍵問題之一,需要考慮各方面的問題。實(shí)驗(yàn)課題應(yīng)該有合適的難度,使得大部分學(xué)生在現(xiàn)有基礎(chǔ)上通過自己的分析和努力能夠做出設(shè)計(jì)(不一定是完全正確的設(shè)計(jì))。實(shí)驗(yàn)課題應(yīng)該在本課程教學(xué)的重要知識(shí)點(diǎn)范圍內(nèi),通過實(shí)驗(yàn)可以使學(xué)生更好地掌握相關(guān)知識(shí)點(diǎn),實(shí)現(xiàn)理論教學(xué)與實(shí)驗(yàn)教學(xué)相輔相成。實(shí)驗(yàn)課題應(yīng)該在書本或網(wǎng)絡(luò)等其他信息源上沒有現(xiàn)成的解答,學(xué)生必須自己進(jìn)行分析設(shè)計(jì)才能得到解答。實(shí)驗(yàn)課題的設(shè)計(jì)還應(yīng)該考慮到與后繼課的實(shí)驗(yàn)課題的銜接。實(shí)驗(yàn)課題是開放的[12],可以做出不同的設(shè)計(jì)。

3.6 以設(shè)計(jì)性實(shí)驗(yàn)為主

EDA技術(shù)既可以做設(shè)計(jì)性實(shí)驗(yàn),也可以做驗(yàn)證性實(shí)驗(yàn)?！皵?shù)字邏輯”課程的實(shí)驗(yàn)應(yīng)該以設(shè)計(jì)性實(shí)驗(yàn)為主。我們在進(jìn)一步改革后,實(shí)際達(dá)到了全部實(shí)驗(yàn)都是設(shè)計(jì)性實(shí)驗(yàn)。

設(shè)計(jì)性實(shí)驗(yàn)比驗(yàn)證性實(shí)驗(yàn)的難度有明顯提高,學(xué)生也要花更多的時(shí)間做預(yù)習(xí)、設(shè)計(jì)和寫實(shí)驗(yàn)報(bào)告。在學(xué)習(xí)“數(shù)字邏輯”之前的各課程(物理、電路、模擬電子)實(shí)驗(yàn),多是驗(yàn)證性實(shí)驗(yàn),不少學(xué)生已經(jīng)養(yǎng)成不做實(shí)驗(yàn)預(yù)習(xí)的習(xí)慣。因此,采取了要求學(xué)生提前做實(shí)驗(yàn)預(yù)習(xí),寫出實(shí)驗(yàn)設(shè)計(jì)和程序才允許進(jìn)實(shí)驗(yàn)室做實(shí)驗(yàn)的措施。

3.7 實(shí)驗(yàn)教學(xué)與理論教學(xué)同步

改革后,“數(shù)字邏輯”的實(shí)驗(yàn)教學(xué)與理論教學(xué)同步進(jìn)行,而不是像過去做驗(yàn)證性實(shí)驗(yàn)?zāi)菢涌梢约邪才旁谡n程的最后階段或課程結(jié)束之后,使學(xué)生能夠通過設(shè)計(jì)性實(shí)驗(yàn)加深對理論知識(shí)的理解,達(dá)到實(shí)驗(yàn)教學(xué)與理論教學(xué)相輔相成的效果。

3.8 手寫實(shí)驗(yàn)報(bào)告

做“數(shù)字邏輯”設(shè)計(jì)性實(shí)驗(yàn),要求學(xué)生手寫實(shí)驗(yàn)報(bào)告,禁止打印。這樣做,一方面使部分偷懶的學(xué)生不能簡單地拷貝別人的報(bào)告,即使抄襲也需要花時(shí)間抄寫、畫圖;另一方面,“數(shù)字邏輯”課程增加的VHDL的教學(xué)內(nèi)容,在課程考試的范圍內(nèi),手寫實(shí)驗(yàn)報(bào)告有利于加深對VHDL語句和程序的印象。

作為一門工程性課程,不僅要學(xué)習(xí)如何做設(shè)計(jì),也要學(xué)習(xí)如何寫設(shè)計(jì)報(bào)告。訓(xùn)練學(xué)生寫好實(shí)驗(yàn)報(bào)告,實(shí)際上也是在訓(xùn)練學(xué)生如何寫工程設(shè)計(jì)報(bào)告,所以,對報(bào)告的格式和內(nèi)容都要有明確的嚴(yán)格要求。實(shí)驗(yàn)報(bào)告的批改最好能在下一次實(shí)驗(yàn)之前完成,以便將發(fā)現(xiàn)的問題及時(shí)反饋到教學(xué)中,使學(xué)生能夠及時(shí)糾正。第一次實(shí)驗(yàn)的報(bào)告如果發(fā)現(xiàn)有嚴(yán)重問題一律退回重新寫。

4 實(shí)驗(yàn)課題的設(shè)計(jì)

在設(shè)計(jì)實(shí)驗(yàn)課題時(shí)不僅要考慮“數(shù)字邏輯”教學(xué)的需要,也要考慮與后繼課程的銜接,對課題的難易程度、系統(tǒng)的復(fù)雜性、工作量的大小、知識(shí)點(diǎn)在課程中的重要程度等進(jìn)行綜合評價(jià),篩選出合適的課題。

作為計(jì)算機(jī)組成原理的先修課,“數(shù)字邏輯”課程的實(shí)驗(yàn)教學(xué)應(yīng)該訓(xùn)練學(xué)生掌握各種典型組合邏輯電路和時(shí)序邏輯電路(譯碼器、加法器、計(jì)數(shù)器、寄存器、狀態(tài)機(jī)等)的設(shè)計(jì)和實(shí)現(xiàn)方法,同時(shí),也有針對性地設(shè)計(jì)一些“數(shù)字邏輯”實(shí)驗(yàn)課題以支持“計(jì)算機(jī)組成原理”課程的實(shí)驗(yàn)課題,例如:“多功能加法器設(shè)計(jì)”實(shí)驗(yàn)就是為“計(jì)算機(jī)組成原理”的“ALU設(shè)計(jì)”實(shí)驗(yàn)做準(zhǔn)備的;“寄存器設(shè)計(jì)”實(shí)驗(yàn)就是為“計(jì)算機(jī)組成原理”的“通用寄存器組設(shè)計(jì)”實(shí)驗(yàn)做準(zhǔn)備的;“用N進(jìn)制計(jì)數(shù)器芯片構(gòu)成M進(jìn)制計(jì)數(shù)器”的設(shè)計(jì)實(shí)驗(yàn),是為“計(jì)算機(jī)組成原理”課程設(shè)計(jì)復(fù)雜的計(jì)算機(jī)部件(運(yùn)算器、控制器等)準(zhǔn)備“層次結(jié)構(gòu)設(shè)計(jì)”方法的。

我們設(shè)計(jì)的“數(shù)字邏輯”實(shí)驗(yàn)課題包括:

(1)熟悉Quartus系統(tǒng),用VHDL結(jié)構(gòu)描述方法設(shè)計(jì)一個(gè)半加器;

(2)用VHDL設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換邏輯電路,把7位的ASCII碼轉(zhuǎn)換成7段字符顯示代碼;

(3)用VHDL設(shè)計(jì)一個(gè)多功能的運(yùn)算器,在控制信號(hào)M、S2、S1、S0的控制下能完成8種算術(shù)運(yùn)算和8種邏輯運(yùn)算;

(4)用VHDL設(shè)計(jì)一個(gè)自動(dòng)售飲料機(jī)的控制邏輯電路(狀態(tài)機(jī));

(5)用VHDL結(jié)構(gòu)描述方法設(shè)計(jì)M進(jìn)制計(jì)數(shù)器(利用N進(jìn)制計(jì)數(shù)器芯片);

(6)用VHDL結(jié)構(gòu)描述方法設(shè)計(jì)一個(gè)余3碼計(jì)數(shù)器(利用16進(jìn)制計(jì)數(shù)器芯片);

(7)用VHDL設(shè)計(jì)一個(gè)三態(tài)輸出的寄存器;

(8)用VHDL設(shè)計(jì)一個(gè)時(shí)序脈沖波形產(chǎn)生電路(順序脈沖發(fā)生器);

(9)用VHDL設(shè)計(jì)一個(gè)可控計(jì)數(shù)器;

(10)用VHDL設(shè)計(jì)一個(gè)數(shù)字鐘電路。

教師可根據(jù)實(shí)際情況選做其中6～8個(gè)實(shí)驗(yàn)。一般可做2～3個(gè)組合邏輯設(shè)計(jì)實(shí)驗(yàn),3～5個(gè)時(shí)序邏輯設(shè)計(jì)實(shí)驗(yàn)。

實(shí)驗(yàn)課題(1)的目的是使學(xué)生掌握層次結(jié)構(gòu)設(shè)計(jì)方法。實(shí)驗(yàn)課題(2)的目的是強(qiáng)化譯碼器、7段字符顯示代碼和ASCII碼等知識(shí)點(diǎn)。實(shí)驗(yàn)課題(3)的目的是強(qiáng)化加法器、全加器、算術(shù)運(yùn)算、進(jìn)位和邏輯運(yùn)算等知識(shí)點(diǎn),并且考慮到與后繼課程“計(jì)算機(jī)組成原理”的ALU等知識(shí)點(diǎn)教學(xué)的銜接。實(shí)驗(yàn)課題(4)的目的是強(qiáng)化狀態(tài)機(jī)和Mealy型時(shí)序邏輯電路設(shè)計(jì)等知識(shí)點(diǎn)。實(shí)驗(yàn)課題(5)的目的是強(qiáng)化計(jì)數(shù)器、用集成計(jì)數(shù)器實(shí)現(xiàn)任意進(jìn)制計(jì)數(shù)器和Moore型時(shí)序邏輯電路設(shè)計(jì)等知識(shí)點(diǎn)。每輪教學(xué)可選擇不同的計(jì)數(shù)器芯片(74161與74163),所實(shí)現(xiàn)的M進(jìn)制計(jì)數(shù)器的模可在19～21之間改變。實(shí)驗(yàn)課題(6)的目的是強(qiáng)化余3碼、用集成計(jì)數(shù)器實(shí)現(xiàn)任意進(jìn)制計(jì)數(shù)器等知識(shí)點(diǎn)。實(shí)驗(yàn)課題(7)的目的是強(qiáng)化三態(tài)門和寄存器等知識(shí)點(diǎn)。實(shí)驗(yàn)課題(8)的目的是強(qiáng)化順序脈沖發(fā)生器和時(shí)序脈沖波形產(chǎn)生電路等知識(shí)點(diǎn),同時(shí)也為后繼課程“計(jì)算機(jī)組成原理”的控制器和三級時(shí)序做準(zhǔn)備。實(shí)驗(yàn)課題(9)的目的是強(qiáng)化可控計(jì)數(shù)器等知識(shí)點(diǎn)。實(shí)驗(yàn)課題(10)的目的是強(qiáng)化復(fù)雜系統(tǒng)設(shè)計(jì)和仿真設(shè)計(jì)的能力,像數(shù)字鐘這樣的復(fù)雜實(shí)驗(yàn)在過去用中小規(guī)模集成電路在實(shí)驗(yàn)箱上插接連線的方式是不可想象的,但是現(xiàn)在用Quartus II系統(tǒng)上設(shè)計(jì)和仿真的方式卻是可以完成的。

5 結(jié)束語

基于VLSI的“數(shù)字邏輯”實(shí)驗(yàn)技術(shù)放棄了傳統(tǒng)的實(shí)驗(yàn)箱,改為用計(jì)算機(jī)軟件平臺(tái);放棄了在實(shí)驗(yàn)箱上用插線把集成電路和其他元件連接成實(shí)驗(yàn)電路,用示波器、萬用表等儀器進(jìn)行觀察的傳統(tǒng)方法,改為根據(jù)邏輯設(shè)計(jì)(真值表、邏輯函數(shù)或邏輯圖)用硬件設(shè)計(jì)語言編程,用文本形式輸入計(jì)算機(jī),編譯后在專門的軟件平臺(tái)上進(jìn)行邏輯仿真,根據(jù)仿真結(jié)果分析邏輯設(shè)計(jì)的正確性。學(xué)生不僅要做邏輯設(shè)計(jì),還要做仿真輸入波形設(shè)計(jì)。這種新的實(shí)驗(yàn)技術(shù)既能夠?qū)崿F(xiàn)驗(yàn)證性實(shí)驗(yàn),也能夠?qū)崿F(xiàn)設(shè)計(jì)性實(shí)驗(yàn),能夠看到在傳統(tǒng)實(shí)驗(yàn)方法難以看到的完整的輸入輸出波形圖和競爭冒險(xiǎn)現(xiàn)象。新的實(shí)驗(yàn)技術(shù)比在面包板上插接、連線、調(diào)試要方便容易,避免了接觸不良造成的故障和連線錯(cuò)誤損壞器件等問題,實(shí)驗(yàn)成功率高、消耗低,實(shí)現(xiàn)了硬件設(shè)計(jì)和實(shí)驗(yàn)的軟件化以及從驗(yàn)證性實(shí)驗(yàn)到設(shè)計(jì)性實(shí)驗(yàn)的轉(zhuǎn)變。實(shí)驗(yàn)教學(xué)的改革在一定程度上調(diào)動(dòng)了學(xué)生的主觀能動(dòng)性,促進(jìn)了學(xué)生的學(xué)習(xí)積極性。

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Research on reform of experimental technology of digital logic

Sheng Jianlun,Liu Shuxia,Wang Yong,Gong Yuxi
(School of Computer Engineering,Qingdao Technological University,Qingdao 266033,China)

This article analyzes the shortcoming of traditional experimental technology based on SSIand MSI.It is proposed that the course of Digital Logic of computer specialty should use EDA experimental technology based on VLSI and replace verified experiments with designed experiments.The tasks of designed experiment of Digital Logic are developed.The new reform scheme has been researched and got the excellent effect in teaching practice.The Digital Logic experimental technology based on VLSI uses the hardware description language to design logic,and uses the software simulation to verify the correction of logic design.

digital logic;experimental technology;designed experiment;virtual experiment

G642.0

A

1002-4956(2015)4-0216-04

2014-11-13修改日期：2014-12-04

青島理工大學(xué)實(shí)驗(yàn)技術(shù)研究項(xiàng)目(2012-04)

盛建倫,(1953—),男,浙江德清,碩士,教授,研究方向?yàn)橛?jì)算機(jī)體系結(jié)構(gòu)、決策支持系統(tǒng).

E-mail:jlsheng＠163.com