劉濤, 雙凱

(中國(guó)石油大學(xué)(北京), 北京 102249)

0 引 言

連續(xù)油管鉆井技術(shù)(Coiled Tubing Drilling,CTD)[1],具有無(wú)接頭、無(wú)變徑、曲率大、強(qiáng)度大、承壓高、體積小等特點(diǎn),為進(jìn)行短半徑、大位移、多側(cè)向的水平鉆井以及欠平衡、小井眼鉆井,提供了安全、先進(jìn)、有效的技術(shù)手段。該技術(shù)是解決老井挖潛增效、難動(dòng)用儲(chǔ)量開(kāi)采的有效手段。和常規(guī)鉆井比較,連續(xù)油管鉆井能給水平鉆井和小井眼鉆井提供安全有效的技術(shù)手段,成本節(jié)省40%～50%。隨鉆測(cè)量主要使用泥漿脈沖、電磁波、聲波等無(wú)線(xiàn)傳輸媒介,具有傳輸速率低、衰減快等不足[2]。而連續(xù)油管的應(yīng)用,使采用電纜作為隨鉆測(cè)量的傳輸媒介成為可能。建立穩(wěn)定、高效、快速的傳輸通道是隨鉆測(cè)量的關(guān)鍵技術(shù)之一[3]。隨鉆測(cè)量傳輸系統(tǒng)由2部分組成:地面?zhèn)鬏斚到y(tǒng)和井下儀器互連系統(tǒng),2部分由7芯測(cè)井電纜作為連接傳輸媒介。井下傳輸系統(tǒng)由井下調(diào)制解調(diào)器(遙傳短節(jié))、各種傳感器、儀器互聯(lián)總線(xiàn)等組成。傳感器測(cè)量的地質(zhì)參數(shù)通過(guò)儀器互聯(lián)總線(xiàn)傳輸給遙傳短節(jié),經(jīng)過(guò)調(diào)制后經(jīng)由電纜上傳給地面系統(tǒng)[4]。

CAN(Controller Area Network)總線(xiàn)是ISO定義的新一代串行傳輸總線(xiàn),屬于高度安全分布式實(shí)時(shí)現(xiàn)場(chǎng)總線(xiàn)[5],具有傳輸速率高、可靠性更高、實(shí)時(shí)響應(yīng)更快等特點(diǎn)[6]?；谶B續(xù)油管的隨鉆測(cè)量系統(tǒng)較之傳統(tǒng)的測(cè)井工程,連續(xù)工作時(shí)間更長(zhǎng),系統(tǒng)更靠性。CAN總線(xiàn)上的任何節(jié)點(diǎn)都可以主動(dòng)發(fā)送數(shù)據(jù),不需要預(yù)先的分配地址。本文基于CAN總線(xiàn)的特點(diǎn),提出了具有冗余結(jié)構(gòu)的井下傳輸總線(xiàn),能夠較大地提高系統(tǒng)的穩(wěn)定性和有效性[7]。

FPGA具有提高系統(tǒng)集成、降低功耗、增加開(kāi)發(fā)靈活度、節(jié)省開(kāi)發(fā)成本等特點(diǎn)[8]。本文采用FPGA開(kāi)發(fā)總線(xiàn)控制器,對(duì)CAN協(xié)議進(jìn)行簡(jiǎn)化和改進(jìn),以更加符合該系統(tǒng)要求。提出了一種具有冗余結(jié)構(gòu)的井下傳輸總線(xiàn)協(xié)議,使用FPGA開(kāi)發(fā)該總線(xiàn)控制器,以適合基于連續(xù)油管技術(shù)的隨鉆測(cè)量傳輸系統(tǒng)要求。

1 傳輸系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

1.1 具有容錯(cuò)機(jī)制的井下傳輸系統(tǒng)

隨鉆測(cè)量傳輸系統(tǒng)主要分為2部分:地面系統(tǒng)和井下儀器互聯(lián)系統(tǒng),由7芯測(cè)井電纜連接。地面系統(tǒng)負(fù)責(zé)上傳信號(hào)的解調(diào)、數(shù)據(jù)顯示和控制命令的調(diào)制等功能。井下儀器互聯(lián)系統(tǒng)主要包括遙傳短節(jié)和數(shù)據(jù)采集系統(tǒng),主要負(fù)責(zé)各種地質(zhì)參數(shù)的調(diào)制與控制命令的解調(diào),各個(gè)儀器之間由雙絞線(xiàn)負(fù)責(zé)傳輸,使用基于CAN2.0的改進(jìn)協(xié)議為儀器互聯(lián)總線(xiàn)。本文數(shù)據(jù)采集模塊分別由3個(gè)傳感器組成:方位傳感器、自然伽馬傳感器和壓力傳感器。各個(gè)傳感器與遙傳短節(jié)模塊等權(quán)重地連接在雙絞線(xiàn)上,其中傳感器通過(guò)遠(yuǎn)程終端單元(Remote Terminal Unit,RTU)與雙絞線(xiàn)連接,其結(jié)構(gòu)如圖1所示。

圖1 井下儀器互聯(lián)傳輸系統(tǒng)結(jié)構(gòu)

比較OSI的7層模型,CAN總線(xiàn)具有3層模式結(jié)構(gòu):物理層、數(shù)據(jù)鏈路層和應(yīng)用層。本文利用FPGA實(shí)現(xiàn)了其中的數(shù)據(jù)鏈路層,而物理層則選擇集成芯片實(shí)現(xiàn)。遙傳通信短節(jié)的RTU由1個(gè)發(fā)送接收器、1個(gè)主總線(xiàn)控制器和1個(gè)從總線(xiàn)控制器組成,各個(gè)傳感器的RTU則有1個(gè)總線(xiàn)控制器和1個(gè)發(fā)送接收器組成。

1.2 工作模式

遙傳通信短節(jié)的總線(xiàn)控制器支持3種工作模式:運(yùn)行模式、監(jiān)控模式和關(guān)閉模式。傳感器短節(jié)總線(xiàn)控制器則支持運(yùn)行模式和關(guān)閉模式。在每個(gè)控制器中各有一個(gè)錯(cuò)誤寄存器(Error Count,EC)用于錯(cuò)誤計(jì)算。

遙傳通信短節(jié)的主總線(xiàn)控制器與從總線(xiàn)控制器的部分連接邏輯電路如圖2所示。m_i_0&1為輸入引腳,m_o_0&1為輸出引腳,當(dāng)輸出值為11時(shí)表示Initial狀態(tài),00代表Bus Off,01代表Master狀態(tài),10代表Slave狀態(tài)。初始狀態(tài)時(shí)主總線(xiàn)控制器工作在運(yùn)行模式,從總線(xiàn)控制器則工作在監(jiān)控模式,只負(fù)責(zé)接收數(shù)據(jù)。當(dāng)主總線(xiàn)控制器工作異常時(shí),即其EC計(jì)算大于255,主控器將通知從控制器準(zhǔn)備接管總線(xiàn)的控制權(quán),而主控制器將工作模式由運(yùn)行模式變?yōu)殛P(guān)閉模式,成為新的從控制器,從控制器將由監(jiān)控模式轉(zhuǎn)為運(yùn)行模式從而成為新的主控器。當(dāng)新的從控制連續(xù)接收128個(gè)數(shù)據(jù)包,其中每個(gè)數(shù)據(jù)包為11個(gè)連續(xù)的隱性電平,或是成功接收超過(guò)255個(gè)數(shù)據(jù)包時(shí),其工作模式將由關(guān)閉模式轉(zhuǎn)為監(jiān)控模式,工作在監(jiān)控模式的從控制器,當(dāng)其EC大于255時(shí),工作模式將轉(zhuǎn)為關(guān)閉模式。傳感器短節(jié)總線(xiàn)控制器只有2種工作模式:運(yùn)行模式和關(guān)閉模式。

1.3 容錯(cuò)機(jī)制

CAN協(xié)議有良好的容錯(cuò)機(jī)制,本文儀器互聯(lián)總線(xiàn)協(xié)議在CAN2.0協(xié)議的基礎(chǔ)上,根據(jù)實(shí)際應(yīng)用要求,對(duì)容錯(cuò)機(jī)制進(jìn)行了改進(jìn)。其中,錯(cuò)誤寄存器EC用于錯(cuò)誤計(jì)數(shù),當(dāng)傳輸總線(xiàn)上發(fā)現(xiàn)錯(cuò)誤時(shí),EC將遵從如下規(guī)則。

(1) 當(dāng)總線(xiàn)上連接的節(jié)點(diǎn)中1個(gè)節(jié)點(diǎn)發(fā)送數(shù)據(jù)包時(shí),所有的節(jié)點(diǎn)都將監(jiān)測(cè)是否有錯(cuò)誤發(fā)生。

(2) 一旦偵測(cè)到錯(cuò)誤發(fā)生,即刻通知其他節(jié)點(diǎn)。

(3) 當(dāng)偵測(cè)到的錯(cuò)誤為主動(dòng)錯(cuò)誤時(shí),接收端將連續(xù)發(fā)送6個(gè)顯性電平;當(dāng)偵測(cè)的錯(cuò)誤為被動(dòng)錯(cuò)誤時(shí),將發(fā)送6個(gè)隱性電平。

(4) 當(dāng)接收端偵測(cè)到錯(cuò)誤發(fā)生,EC將自動(dòng)加1,并且發(fā)送錯(cuò)誤標(biāo)志。

(5) 在接收端偵測(cè)到錯(cuò)誤發(fā)生并發(fā)送錯(cuò)誤標(biāo)志后,如果接收端接收到的第1位為顯性電平,則EC自動(dòng)加8。

(6) 當(dāng)仲裁段成功發(fā)送完畢后,如果發(fā)送端偵測(cè)的總線(xiàn)電平與接收端不同,則EC將自動(dòng)加8。

(7) 如果發(fā)送在規(guī)定時(shí)間內(nèi)沒(méi)有接收到ACK幀,EC將自動(dòng)加8。

(8) 當(dāng)成功發(fā)送1個(gè)數(shù)據(jù)包后,EC將自動(dòng)減1。

(9) 當(dāng)成功接收到1個(gè)數(shù)據(jù)包后,EC將自動(dòng)減1。

(10) 當(dāng)節(jié)點(diǎn)的工作模式改變后,EC將自動(dòng)設(shè)置為0。

上述容錯(cuò)機(jī)制可以保證傳輸系統(tǒng)有較好的容錯(cuò)和自動(dòng)糾正的能力,對(duì)于經(jīng)常受到例如振動(dòng)噪聲、電纜噪聲、碼間干擾等噪聲影響的井下儀器,具有重要的作用。

1.4 仲裁機(jī)制

當(dāng)總線(xiàn)空閑時(shí),總線(xiàn)上的任何節(jié)點(diǎn)都可以主動(dòng)發(fā)送數(shù)據(jù);當(dāng)由于多個(gè)節(jié)點(diǎn)同時(shí)發(fā)送數(shù)據(jù)而造成沖突時(shí),需要根據(jù)仲裁機(jī)制裁定哪一個(gè)節(jié)點(diǎn)可以擁有總線(xiàn)的控制權(quán),現(xiàn)有的測(cè)井儀器互聯(lián)機(jī)制中,大部分都采用主從控制結(jié)構(gòu),即遙傳短節(jié)處于主控制的角色,任何對(duì)話(huà)都由主控制器發(fā)起,其他各節(jié)點(diǎn)只能被動(dòng)應(yīng)答,這種機(jī)制雖然避開(kāi)了總線(xiàn)的控制權(quán)的仲裁問(wèn)題,但是也極大降低了總線(xiàn)的靈活度,降低了數(shù)據(jù)的傳輸速度,在現(xiàn)有的傳輸速率下,可以滿(mǎn)足數(shù)據(jù)傳輸?shù)男枨?但是當(dāng)電纜的傳輸速率提高后,如到達(dá)M級(jí)傳輸,那么井下總線(xiàn)就會(huì)成為阻礙數(shù)據(jù)傳輸速率提升的瓶頸;而且,相較測(cè)井工程,隨鉆測(cè)量系統(tǒng)需要的連續(xù)工作時(shí)間大大提高,而傳統(tǒng)的井下儀器的主從結(jié)構(gòu),當(dāng)主控制器發(fā)生故障時(shí),將導(dǎo)致整個(gè)傳輸系統(tǒng)的癱瘓。

本文中,當(dāng)多個(gè)節(jié)點(diǎn)同時(shí)發(fā)送數(shù)據(jù)時(shí),較小Identifier Value的節(jié)點(diǎn)將擁有較高的優(yōu)先級(jí)(本文中0設(shè)置為顯性電平),其他的節(jié)點(diǎn)將停止發(fā)送,改為接收數(shù)據(jù)。再次偵測(cè)到總線(xiàn)為空閑時(shí),將再次發(fā)送數(shù)據(jù)。本文采用仲裁機(jī)制,在發(fā)送過(guò)程中就可判斷各自的優(yōu)先級(jí),不需要再次發(fā)送數(shù)據(jù),提高總線(xiàn)的效率。

在數(shù)據(jù)幀中,仲裁段位于起始位之后,包括Identifier和遠(yuǎn)程傳輸請(qǐng)求位(Remote Transmission Request,RTR),其中Identifier包括11 bit(見(jiàn)表1),其中ID0為最低位。RTR在數(shù)據(jù)幀中為顯性位,在遠(yuǎn)程幀中為隱性位。仲裁機(jī)制遵循如下規(guī)則。

(1) 當(dāng)總線(xiàn)處于空閑狀態(tài)時(shí),第1個(gè)開(kāi)始發(fā)送數(shù)據(jù)的節(jié)點(diǎn)獲得總線(xiàn)的控制權(quán)。

(2) 當(dāng)多個(gè)節(jié)點(diǎn)同時(shí)發(fā)送數(shù)據(jù)時(shí),每個(gè)節(jié)點(diǎn)都需要接受仲裁。每個(gè)節(jié)點(diǎn)發(fā)送數(shù)據(jù)時(shí),都要偵測(cè)總線(xiàn)的狀態(tài),當(dāng)偵測(cè)的狀態(tài)與自己發(fā)送的不符時(shí),表示自己仲裁失敗,即擁有較低的優(yōu)先權(quán);此時(shí)該節(jié)點(diǎn)將停止發(fā)送,轉(zhuǎn)而接收數(shù)據(jù)。

(3) 在仲裁段擁有顯性電平的節(jié)點(diǎn)擁有較高的優(yōu)先權(quán)。

(4) 為了避免一個(gè)節(jié)點(diǎn)長(zhǎng)時(shí)間占用總線(xiàn),當(dāng)該節(jié)點(diǎn)成功發(fā)送1個(gè)數(shù)據(jù)包后,將會(huì)停止發(fā)送,直到6個(gè)數(shù)據(jù)周期后再恢復(fù)發(fā)送。其中數(shù)據(jù)周期指的是發(fā)送1個(gè)數(shù)據(jù)包所占用的時(shí)間。

ID10被分配給遙傳短節(jié)單元,表示該節(jié)點(diǎn)擁有最高的優(yōu)先權(quán),該設(shè)置是為了保證由地面下傳的控制命令能夠及時(shí)地傳輸(見(jiàn)表1)。ID9定義為廣播位(Broadcast Bit),用于遙傳短節(jié)單元向其他節(jié)點(diǎn)同時(shí)發(fā)送命令。ID8為可選位。ID7至ID4分配給各個(gè)傳感器單元,共包括3個(gè)傳感器單元:方位傳感器單元、自然伽馬傳感器單元和壓力傳感器單元。例如,0設(shè)置為代表顯性電平,0011代表方位傳感器單元,0111代表自然伽馬傳感器單元,1011代表壓力傳感器單元?？梢钥闯龇轿粋鞲衅鲉卧獡碛凶罡叩膬?yōu)先級(jí),而壓力傳感器單元擁有最低的優(yōu)先級(jí)。ID8可以避免出現(xiàn)較高優(yōu)先級(jí)單元長(zhǎng)期占據(jù)總線(xiàn)的情況。當(dāng)1個(gè)單元仲裁失敗后,將變?yōu)榻邮斩?當(dāng)總線(xiàn)一旦空閑后,該節(jié)點(diǎn)將再次發(fā)送,并接受仲裁,這個(gè)過(guò)程將一直持續(xù)到該數(shù)據(jù)包成功發(fā)送。如果1個(gè)節(jié)點(diǎn)嘗試發(fā)送10次都仲裁失敗,那么該節(jié)點(diǎn)的ID8將被啟用并設(shè)置為顯性電平,從而保證該節(jié)點(diǎn)擁有較高優(yōu)先級(jí)。例如,當(dāng)壓力傳感器單元連續(xù)10次仲裁失敗后,ID8將被啟用,從而變?yōu)?1011,此時(shí)較之其他單元,如方位傳感器單元(10111)將擁有較高的優(yōu)先級(jí)。當(dāng)數(shù)據(jù)成功發(fā)送后,ID8將重新被設(shè)置為隱性電平。

表1 標(biāo)識(shí)符結(jié)構(gòu)

2 FPGA設(shè)計(jì)

受到井下高溫高壓的工作環(huán)境以及連續(xù)油管的小尺寸的限制,采用FPGA實(shí)現(xiàn)總線(xiàn)控制器?？偩€(xiàn)控制器主要分為3個(gè)模塊:接口模塊(Interface_Module)、數(shù)據(jù)流模塊(Dataflow_Module)、寄存器模塊(Register_Module)。

Interface_Module負(fù)責(zé)實(shí)現(xiàn)邏輯功能接口,解釋來(lái)自微處理器的命令、控制地址,并向微處理器提供狀態(tài)、中斷等狀態(tài)。引腳AD_io_0到AD_io_7為地址/數(shù)據(jù)(address/data)引腳;irq_o為中斷引腳,負(fù)責(zé)向核心控制處理器發(fā)送中斷請(qǐng)求;clk_o為時(shí)鐘輸出引腳,負(fù)責(zé)向核心控制處理器提供時(shí)鐘信號(hào);select_i是芯片選擇輸入信號(hào)引腳,當(dāng)其置為0時(shí),bus controller允許被訪(fǎng)問(wèn),置為1時(shí),賦值寄存器允許訪(fǎng)問(wèn);rd_i和wr_i引腳是核心控制處理器讀使能信號(hào)和寫(xiě)使能信號(hào);rst_i為reset信號(hào),初始化接口邏輯;bus_off_on是總線(xiàn)控制引腳,負(fù)責(zé)控制該節(jié)點(diǎn)對(duì)總線(xiàn)的開(kāi)合狀態(tài);tx_o和rx_i負(fù)責(zé)向總線(xiàn)發(fā)送和接收數(shù)據(jù);m_i_0和m_i_1為工作模式輸入引腳,操作控制器的工作模式,而m_o_0和m_o_1則是對(duì)應(yīng)的輸出引腳。

Dataflow_module是控制器的核心模塊,功能包括:LLC子層接收濾波、過(guò)負(fù)載通知、恢復(fù)管理、MAC層數(shù)據(jù)的封裝/拆裝、成幀編碼、媒體訪(fǎng)問(wèn)管理、錯(cuò)誤檢測(cè)、錯(cuò)誤標(biāo)定、應(yīng)答和串行化/解串行化、物理層的位編碼/解碼、位定時(shí)和同步,其結(jié)構(gòu)如圖3所示[9]。位流處理器(Bit Stream Processor,BSP)是總線(xiàn)控制器用于控制數(shù)據(jù)流,由4個(gè)模塊組成:接收模塊、發(fā)送模塊、CRC檢測(cè)模塊和FIFO模塊。錯(cuò)誤管理邏輯模塊(Error Management Logic)用于偵測(cè)傳輸過(guò)程中的錯(cuò)誤。處理器的速率較高,造成數(shù)據(jù)傳輸與數(shù)據(jù)處理的不同步,必須引入FIFO以存儲(chǔ)相應(yīng)數(shù)據(jù),采用3個(gè)156×8的異步FIFO,分別位于位時(shí)序邏輯(Bit Timing Logic)、BSP和接收緩沖/控制寄存器,用于存儲(chǔ)時(shí)鐘信號(hào)、讀數(shù)據(jù)、寫(xiě)數(shù)據(jù)、滿(mǎn)/空標(biāo)志等。在上述的模塊中,都設(shè)置有至少一個(gè)寄存器用于存儲(chǔ)狀態(tài),外部的處理控制器可以通過(guò)地址寄存器直接訪(fǎng)問(wèn)各個(gè)模塊。

圖3 數(shù)據(jù)流模塊

Registers_module是一系列寄存器集合,包括模式寄存器、命令寄存器、狀態(tài)寄存器、中斷寄存器、中斷使能寄存器、總線(xiàn)時(shí)序寄存器0&1、終端丟失捕獲寄存器、錯(cuò)誤編碼捕獲寄存器、錯(cuò)誤警告限制寄存器、接收錯(cuò)誤計(jì)數(shù)器、傳輸錯(cuò)誤計(jì)數(shù)器、接收編碼寄存器0～3、接收屏蔽寄存器0～3、接收信息計(jì)數(shù)器和接收/發(fā)送緩沖。外部控制器可以通過(guò)地址總線(xiàn)直接訪(fǎng)問(wèn)上述寄存器[10]。

3 仿真驗(yàn)證

總線(xiàn)控制器被劃分為若干個(gè)模塊進(jìn)行仿真調(diào)試,每個(gè)FPGA模塊使用軟件Quartus II 8.1進(jìn)行仿真驗(yàn)證。

圖4(a)所示為遙傳短節(jié)的總線(xiàn)控制器的主從模式切換模塊仿真,邏輯連接圖如圖2所示,EC為錯(cuò)誤計(jì)數(shù),當(dāng)計(jì)數(shù)大于閾值255時(shí),遙傳短節(jié)的控制器的工作模式就會(huì)發(fā)生轉(zhuǎn)變。為了便于仿真,設(shè)置閾值為32。圖4(a)顯示主總線(xiàn)控制器起始狀態(tài)工作在主模式狀態(tài)(m_o_0和m_o_1的輸出分別為0和1),從總線(xiàn)控制器工作在從模式狀態(tài)(s_o_0和s_o_1分別為1和0)。從總線(xiàn)控制器將實(shí)時(shí)監(jiān)控EC狀態(tài),當(dāng)其達(dá)到閾值時(shí),會(huì)主動(dòng)的轉(zhuǎn)換主從模式。當(dāng)EC大于32時(shí),從總線(xiàn)控制器將轉(zhuǎn)換為主模式(01),在下一個(gè)周期主總線(xiàn)控制器將轉(zhuǎn)換為從模式(10),而EC將重新設(shè)置為0。當(dāng)EC再次達(dá)到閾值時(shí),各個(gè)總線(xiàn)控制器的模式將會(huì)再次發(fā)生轉(zhuǎn)換。該仿真結(jié)果顯示在冗余機(jī)構(gòu)下主從控制器能夠?qū)崿F(xiàn)工作模式的連續(xù)切換,從而增強(qiáng)傳輸系統(tǒng)的可靠性。

圖4 FPGA仿真

錯(cuò)誤控制器的仿真結(jié)果見(jiàn)圖4(b)。rx為輸入引腳,tx_d為輸出引腳。當(dāng)rx接收到正確數(shù)據(jù)時(shí),輸出即為輸入;當(dāng)輸入非法數(shù)據(jù),如為6個(gè)連續(xù)相同電平,錯(cuò)誤標(biāo)志位tx_c就會(huì)輸出持續(xù)3個(gè)周期(clk_equ)的高電平,且tx_d會(huì)被設(shè)置為高電平。

4 響應(yīng)時(shí)間比較和分析

響應(yīng)時(shí)間Tr定義為遙傳短節(jié)的主控制器對(duì)節(jié)點(diǎn)數(shù)據(jù)幀的響應(yīng)時(shí)間,包括傳輸時(shí)間和等待時(shí)間(仲裁時(shí)間)[6]。系統(tǒng)中,每個(gè)節(jié)點(diǎn)(RTU)有著相同的權(quán)重,假設(shè)節(jié)點(diǎn)到主控制的傳輸時(shí)間Tf都相同,根據(jù)排隊(duì)論,系統(tǒng)可以認(rèn)為符合M/M/1系統(tǒng),因此在某一時(shí)刻等待的隊(duì)列可以視為

L=λμc-λ=ρ1-ρ

(1)

響應(yīng)時(shí)間則為

Tr=Tf+sρ1-ρTf

(2)

式中,ρ定義為通信強(qiáng)調(diào),ρ=λ/μc;λ為數(shù)據(jù)包的平均到達(dá)率;c為信道容量;μ為隨機(jī)信息的長(zhǎng)度;s為系統(tǒng)的通信強(qiáng)度,s=mρ,m為系統(tǒng)的節(jié)點(diǎn)數(shù)。使用MATLAB仿真比較CAN總線(xiàn)和井下總線(xiàn)的響應(yīng)時(shí)間(見(jiàn)圖5)。

圖5 總線(xiàn)響應(yīng)時(shí)間

圖5顯示CAN總線(xiàn)和井下總線(xiàn)的響應(yīng)時(shí)間相比較,當(dāng)總線(xiàn)連接有較少的節(jié)點(diǎn)(小于8)的時(shí)候,井下儀器總線(xiàn)有著更好的響應(yīng)表現(xiàn)。這主要是由于井下儀器總線(xiàn)采用的仲裁機(jī)制使得每個(gè)節(jié)點(diǎn)都可改變自己的優(yōu)先級(jí),當(dāng)擁有較少的節(jié)點(diǎn)時(shí),每個(gè)節(jié)點(diǎn)的請(qǐng)求都可得到及時(shí)響應(yīng),而隨著節(jié)點(diǎn)總數(shù)的增加,優(yōu)先級(jí)調(diào)整的操作將變得越來(lái)越頻繁,以保證每個(gè)節(jié)點(diǎn)都可以成功發(fā)送,這必然導(dǎo)致等待時(shí)間的增加,因此該方案的總線(xiàn)協(xié)議的響應(yīng)時(shí)間大于CAN總線(xiàn)。

5 結(jié) 論

提出了一種具有冗余結(jié)構(gòu)的井下儀器互聯(lián)傳輸系統(tǒng),其總線(xiàn)協(xié)議是在基于CAN 2.0基礎(chǔ)上對(duì)操作模式、容錯(cuò)機(jī)制和仲裁機(jī)制進(jìn)行了改進(jìn),使其能夠更加針對(duì)隨鉆測(cè)井的工作要求,引入具有主從控制器的容錯(cuò)機(jī)制,能夠增強(qiáng)系統(tǒng)的容錯(cuò)性能,保證長(zhǎng)時(shí)間的穩(wěn)定運(yùn)行,并使用FPGA實(shí)現(xiàn)總線(xiàn)控制器并進(jìn)行了仿真驗(yàn)證,結(jié)果表明在井下連接儀器較少,即少于8個(gè)節(jié)點(diǎn)的情況下,該結(jié)構(gòu)較之標(biāo)準(zhǔn)總線(xiàn)有著更好的響應(yīng)時(shí)間,能夠符合測(cè)井?dāng)?shù)據(jù)高速傳輸?shù)囊笠约皟x器的高溫高壓的環(huán)境和長(zhǎng)時(shí)間穩(wěn)定運(yùn)行性能要求。

參考文獻(xiàn):

[1] Sun Xinliang, Li Gensheng, Shen Zhonghou. Research Coiled Tubing Drilling Technology and Its Application [J]. NATUR GAS IND, 2008, 28(8): 55-57.

[2] Stephen Prensky. Recent Advances in LWD/MWD and Formation Evaluation [J]. World Oil, 2006(3): 69-75.

[3] Yik-kiong hue, Fernando. Analysis of Tilted-coil Eccentric Borehole Antennas in Cylindrical Multilayered Formations for Well-logging Applications [J]. IEEE Transactions on Antennas and Propagation, 2006(4): 1058-1064.

[4] Xiujun Hao, Jianjun Yang. Analysis EXCELL-2000 Imaging Logging System Communication Link [J]. Petroleum Instruments, 2002, 116(6): 23-27.

[5] International Standard ISO 11898. Road Vehicles-Interchange of Digital Information-Controller Area Network(CAN)for High Speed Communication[S]. ISO Reference number ISO 11898, 1993.

[6] Baowang Kang, Yong Li. The Performance Analysis and Comparison on CAN Bus and 1553B Bus [J]. Measurement & Control Technology, 2000, 119(2): 47-49.

[7] 孫立輝, 原亮. 基于CAN總線(xiàn)的多機(jī)冗余系統(tǒng)的設(shè)計(jì) [J]. 計(jì)算機(jī)測(cè)量與控制, 2002, 10(12): 824-827.

[8] 黃熙, 王成林. 基于FPGA實(shí)現(xiàn)HD-15530編譯碼器 [J]. 電子測(cè)量技術(shù), 2002, 29(1): 54-55

[9] 劉韜, 樓興華. FPGA數(shù)字電子系統(tǒng)設(shè)計(jì)與實(shí)習(xí)實(shí)例導(dǎo)航 [M]. 北京: 人民郵電出版社, 2006: 101-103.

[10] 段帥君. 基于Verilog HDL語(yǔ)言的CAN總線(xiàn)控制器設(shè)計(jì)及測(cè)試 [D]. 長(zhǎng)春: 吉林大學(xué), 2009.