李 荷，趙賢明，郝志松

（中國電子科技集團公司第五十四研究所，河北 石家莊 050081）

FPGA高速并行m序列的設計

李 荷，趙賢明，郝志松

（中國電子科技集團公司第五十四研究所，河北 石家莊 050081）

針對在FPGA內部產生高速m序列時，處理時鐘頻率遠低于數(shù)據生成速率的問題，采用延遲法、等效法和代換法3種方式，設計了并行m序列產生的并行結構，并在FPGA上進行了實現(xiàn)。經過測試，生成的并行m序列完全符合標準格式要求。這種并行結構在高速通信系統(tǒng)中的加解擾、誤碼測試和編譯碼測試等環(huán)節(jié)取得了較好的應用效果。

PN序列；并行結構；高速通信

0 引言

隨著硬件規(guī)模的增加、功能的豐富和接口速率的加快，使FPGA在信號處理實現(xiàn)的過程中發(fā)揮的作用越來越大。特別對于雷達信號處理或高速數(shù)據傳輸領域的高速信號處理系統(tǒng)，要求處理的實時性強、處理速度快，所以更多地使用FPGA實現(xiàn)［6－8］。

信號處理的速度和吞吐率都非?？斓母咚傩盘柼幚硐到y(tǒng)中，處理速度一般達到300 MHz以上，吞吐率達到Gbps量級甚至10 Gbps量級。此時FPGA的處理速度已經超過了FPGA本身能夠穩(wěn)定工作的最高頻率，因此需要采用并行處理方法對信號處理算法進行改進，降低FPGA的工作頻率。但是這種改變一般是以犧牲硬件資源為代價的。

在FPGA內產生高速偽隨機序列是數(shù)據傳輸領域里經常需要的功能［4］。但是當處理時鐘頻率低于偽隨機序列輸出速率要求時，必須并行產生偽隨機序列。

要求實現(xiàn)輸出速率為1．2 Gbps的偽隨機m序列，但在FPGA中，穩(wěn)定工作的處理主頻只有150 MHz，因此進行了m序列產生算法或實現(xiàn)結構的改進。改進后的m序列生成算法不同于以往并行算法，使硬件資源成倍增加，而是在硬件資源增加不大的情況下，實現(xiàn)了1．2 Gbps的并行m序列的輸出。

這種并行實現(xiàn)算法也可應用到加解擾等環(huán)節(jié)，為如何在滿足速率要求的情況下，盡量節(jié)省硬件資源提供了參考方案。

1 m序列產生方法

m序列具有類似隨機噪聲的某些統(tǒng)計特性，同時又能夠重復產生。其中m序列是常見的一種隨機序列，最長線性反饋移位寄存器序列的簡稱［1，2］。對于n階線性反饋移位寄存器，最長周期為2n－1。m序列具有“1”“0”數(shù)目均衡性、移位相加序列不變、游程均勻等特性。

關于m序列的產生，一般先確定需要產生的階數(shù)，再去查本原多項式，根據本原多項式確定移位寄存器結構。如確定產生一個8階的偽隨機序列，查到8階的本原多項式為x7＋x3＋1，根據多項式生成了PN7的m序列的移位寄存器結構，如圖1所示。

圖1 PN7移位寄存器結構

2 m序列的幾種并行實現(xiàn)方法

對于1．2 Gbps的偽隨機序列，在工作時鐘為150 MHz的FPGA內，需要采用8路并行的方式實現(xiàn)。

判斷8路并行實現(xiàn)的結果是否正確，可以檢查8路并行后的輸出結果與把單路序列8分路后的結構是否一致。

2.1 延遲法

延遲法是利用一個PN7移位寄存器產生m序列后，進行8分路，再對各路進行不同時鐘拍數(shù)的延時。

偽隨機序列具有隔位輸出，序列不變的性質［3］，即把序列的所有奇數(shù)位置或偶數(shù)位置的數(shù)刪除，還是原序列，只是初始相位發(fā)生變化。實現(xiàn)結構如圖2所示。

圖2 延遲法寄存器實現(xiàn)結構

2.2 等效法

等效法是利用多組移位寄存器并行產生［5］。把8路并行后的偽隨機序列看成8路初始相位不一樣的獨立的序列，分別用8組移位寄存器實現(xiàn)。等效法寄存器實現(xiàn)結構如圖3所示。

圖3 等效法寄存器實現(xiàn)結構

2.3 代換法

m序列8路并行后，在T0的時刻輸出1組8 bit的數(shù)據，設這組數(shù)據為數(shù)組X1：

在T1時刻輸出下一組8 bit數(shù)據，設這組數(shù)據為數(shù)組X2：

根據序列的生成多項式，可以得出X2和X1的對應關系為：

由于在每一時鐘節(jié)拍，序列的生成多項式不會發(fā)生變化，因此上面的對應關系不失一般性。即在時刻Tn，輸出數(shù)組為：

在時刻Tn＋1，輸出數(shù)組為：

Xn＋1和Xn有如下對應關系：

根據以上對應關系，可以得出移位寄存器結構如圖4所示。

圖4 代換法的實現(xiàn)結構

3 3種產生方法的比較

3種偽隨機序列的產生方法在FPGA的信號處理平臺上實現(xiàn)，并行后的總速率均可達到1．2 Gbps的使用要求。

因為D觸發(fā)器的資源在FPGA內部屬于緊缺的硬件資源，異或運算使用查找表實現(xiàn)，相對寬松，所以在進行消耗硬件資源對比時，只考慮D觸發(fā)器的占用情況。在速率滿足使用條件的前提下，延遲法使用D觸發(fā)器445個，等效法使用D觸發(fā)器64個；代換法使用D觸發(fā)器8個，硬件資源僅為等效法的1／8，為延遲法的1／55。

在硬件模塊的移植方面，由于等效法使用了8個結構完全一樣的移位寄存器，在確定初相、數(shù)據順序和分合路模糊等方面存在一定的困難；而使用代換法設計的序列產生模塊移植起來容易得多。因此選擇代換法作為優(yōu)先考慮的實現(xiàn)算法。

4 m序列的測試

偽隨機序列的測試采用安捷倫公司的并行誤碼測試儀HP81250進行。測試連接關系如圖5所示。

圖5 多組移位寄存器實現(xiàn)結構

FPGA信號處理平臺是高速并行偽隨機序列信號產生和傳輸?shù)挠布d體。采用代換法產生并行信號后，處理平臺通過8路并行的LVDS信號，把偽隨機序列輸入到并行誤碼測試儀HP81250中；同時也輸出1路同步時鐘信號到誤碼測試儀。誤碼測試儀首先把時鐘同步到時鐘信號上，然后對輸入的偽隨機信號進行同步，同步后對8路信號進行總的誤碼率統(tǒng)計。

時鐘速率為150 MHz，誤碼測試儀內偽隨機序列生成多項式為x7＋x3＋1，經過1小時的誤碼統(tǒng)計，總誤碼率為零。證明FPGA硬件平臺輸出的并行偽隨機序列和誤碼測試儀內的標志序列一致。

5 結束語

通過對m序列的分析和理論推導，創(chuàng)新地設計了2種偽隨機序列的并行實現(xiàn)算法，可以使序列輸出速率遠高于FPGA內部的處理時鐘。測試結果表明，推導和實現(xiàn)的結果完全正確。

通過比較2種實現(xiàn)方法在處理速度、硬件資源和可移植性等方面的差異，推薦了代換法作為高速m序列的首選設計方案。

本文算法可以應用于通信系統(tǒng)的加解擾、誤差測試、編譯碼測試等功能模塊，在大幅提高這類模塊的數(shù)據吞吐率的同時，盡量節(jié)省不必要的硬件資源浪費。本文算法的直接使用節(jié)省了設計人員的推導和試驗時間。

［1］樊昌信，曹麗娜．通信原理（第6版）［M］．北京：國防工業(yè)出版社，2008：379－393．

［2］陶亞雄．現(xiàn)代通信原理與技術［M］．北京：電子工業(yè)出版社，2012：245－262．

［3］郝志松．星間太赫茲通信發(fā)射系統(tǒng)初步方案設計［J］．無線電通信技術，2012，38（3）：34－35．

［4］王賽宇．衛(wèi)星帶寬功率雙重受限情況下的高效傳輸方案［J］．無線電通信術，2013，39（5）43－46．

［5］郝志松．極化干擾對星地遙感數(shù)據傳輸影響分析［J］．無線電通信技術，2012，42（4）：62－64．

［6］陳 澄，張茂青，崔秀美．基于FPGA的可編程M序列發(fā)生器的設計［J］．工業(yè)控制計算機，2013，26（6）：15－16．

［7］孫玉花．偽隨機序列的性質及其應用研究［D］．西安電子科技大學博士學位論文．西安：西安電子科技大學，2013：14－16．

［8］陳志貴．一種實現(xiàn)M序列碼的電路設計［J］．數(shù)字通信，2013，40（4）：53－55．

Design of FPGA High-speed Paralleling m Sequence

LI He，ZHAO Xian-ming，HAO Zhi-song
（The 54th Research Institute of CETC，Shijiazhuang Hebei 050081，China）

To resolve the problem of processing clock frequency far below data generation rate in generating high-speed m sequence in FPGA，this paper adopts three methods of delay method，equivalent method and substitution method to design the parallel structure for generating paralleling m sequence and implements it on FPGA．The test results show that the generated paralleling m sequences fully meet the standard format requirements．This parallel structure achieves better application effects in the tests of scrambling and descrambling，BER，and coding and decoding in high-speed communication system．

PN sequence；parallel structure；high-speed communication

TN76

A

1003－3106（2015）07－0024－03

10．3969／j．issn．1003－3106．2015．07．07

李 荷，趙賢明，郝志松．FPGA高速并行m序列的設計［J］．無線電工程，2015，45（7）：24－26．

李 荷女，（1979—），工程師。主要研究方向：衛(wèi)星通信總體技術。

2015-04-16

郝志松男，（1978—），高級工程師。主要研究方向：衛(wèi)星數(shù)據傳輸技術。