宋依青，嚴(yán)佳倩

(常州工學(xué)院計算機信息工程學(xué)院，江蘇 常州 213032)

0 引言

隨著電子工藝尺寸的逐步縮小，產(chǎn)生單粒子瞬態(tài)(single event transient，SET)脈沖錯誤所需的電荷量減小。當(dāng)前，電路的操作頻率也愈來愈高。由于這些因素，組合邏輯電路的軟錯誤率(soft error rate，SER)可能超過單粒子翻轉(zhuǎn)(single event upset, SEU)錯誤[1-3]。由于組合邏輯電路具有不規(guī)則性，因此提高該類電路抗SET錯誤的性能存在較大困難。大多數(shù)方法只針對其中一個因素來降低整體電路的軟錯誤率。例如，最常見的三模冗余(triple modular redundancy, TMR)加固技術(shù)通過邏輯掩蔽消除SET脈沖。另外,有些方法選擇性地加固電路中的某些路徑以實現(xiàn)邏輯掩蔽[4-6]，但可能嚴(yán)重削弱電路性能。這些方法在功耗和面積上的開銷很大。因此，亟待開發(fā)既能有效加固組合邏輯電路又能減小開銷的技術(shù)。

由于集成電路中有上百萬個門，面積和功耗是組合邏輯電路的重要設(shè)計參數(shù)，因此設(shè)計出對面積和功耗都敏感的加固方法很重要。本文提出一種新的加固組合邏輯電路的方法，該方法關(guān)注三個影響軟錯誤率的因素中的兩個：電氣屏蔽(electrical masking)和鎖窗掩蔽(latching-window masking)。

最敏感的結(jié)點可以通過一種模式獨立的概率論方法來確定。通過改變這些敏感結(jié)點的晶體管尺寸，受撞擊結(jié)點發(fā)生SET時的脈寬會減小，從而實現(xiàn)加固敏感結(jié)點的目的。我們提出的這種方法在電路面積和功耗上的開銷遠比之前的大多數(shù)方案小得多。

1 結(jié)點加固

先前的方法多針對一個結(jié)點或者一段電路進行加固，通過增大結(jié)點電容實現(xiàn)。對于一個電容為C的結(jié)點，晶體管輸出端儲存的電荷是電容C和該結(jié)點電壓Udd的乘積。當(dāng)被撞擊的結(jié)點積聚了比輸出端更多的電荷時，電路中會產(chǎn)生一個軌對軌瞬態(tài)脈沖(rail-to-rail transient pulse)。如果該結(jié)點電容值增大(主要通過增大下一個門的輸入電容)，產(chǎn)生一個SET脈沖所需的電荷也會增加，從而達到加固電路結(jié)點的目的[7]。在以前的制備工藝中一個結(jié)點儲存的電荷值遠高于沉積電荷，因此這種方法對于以前的制備工藝奏效，但對于先進集成電路工藝而言，這種加固方法并不奏效。

對組合邏輯電路而言，受撞擊結(jié)點總是會回到產(chǎn)生SET時的初始結(jié)點電壓。通常來說，與一個結(jié)點相連的截止晶體管(off-transistor)被高能粒子撞擊后會積聚電荷，而與該結(jié)點連接的導(dǎo)通晶體管(on-transistor)會移除積聚的電荷。如果是截止的NMOS管的敏感漏極(drain)被撞擊，則稱作n-hit；如果是截止的PMOS管的敏感漏極被撞擊，則稱作p-hit。對于CMOS技術(shù)而言，如果受撞擊晶體管是NMOS管，那么恢復(fù)晶體管就是PMOS管。SET脈寬是由沉積電荷數(shù)和恢復(fù)晶體管的驅(qū)動能力所決定的。沉積電荷數(shù)通常是一個由工藝等綜合技術(shù)決定的參數(shù)，設(shè)計者幾乎不能改變(除非改變雙極晶體管大小)。綜上，恢復(fù)晶體管尺寸是唯一可控的影響SET脈寬的參數(shù)。圖1展示了SET脈寬與儲存的電荷和恢復(fù)晶體管尺寸的關(guān)系。顯然，增大晶體管尺寸能很大程度地減小SET脈寬。

本文中所提出的方法能分辨出最敏感的或者最易受到單粒子效應(yīng)影響(同時考慮產(chǎn)生和傳播等因素)的結(jié)點，并且僅通過增大恢復(fù)晶體管尺寸來加固它們。以前的方法只是通過觀察邏輯掩蔽效應(yīng)來辨認最敏感的結(jié)點。一個結(jié)點如果存在多輸入矢量(input vector)且與輸出間存在邏輯路徑，則該結(jié)點被認為是敏感結(jié)點。但是，我們必須考慮到截止晶體管受高能粒子撞擊(這是產(chǎn)生SET的原因)的可能性。本文所提出的方法已將上述決定結(jié)點敏感度的因素全部考慮在內(nèi)。將結(jié)點根據(jù)敏感度排序，設(shè)計者就可以選擇需要加固的結(jié)點來最大程度地減小軟錯誤率。

圖1 SET脈寬與儲存的電荷和恢復(fù)晶體管尺寸的關(guān)系

2 結(jié)點敏感度評估

2.1 選擇電路中敏感結(jié)點的原則

給定一個電路，對于大部分的輸入向量而言，門的狀態(tài)都是高電平或者低電平。如果門的輸出是高電平，考慮到輸入的可能性，那么由n-hit產(chǎn)生SET的概率比p-hit大得多。反之亦然。另外，n-hit或者p-hit引起的SET脈寬與受擊結(jié)點的恢復(fù)晶體管的驅(qū)動電流成反比。假設(shè)其他參數(shù)不變，恢復(fù)電流增大也會導(dǎo)致電氣屏蔽或者鎖窗掩蔽的概率減小，而且電路的開銷較小。因此，主要目標(biāo)是篩選出那些能產(chǎn)生SET且最有可能傳遞到輸出端的結(jié)點。

2.2 結(jié)點的加固優(yōu)先級算法

信號為邏輯1(0)的概率在本文中被定義為Phigh(Plow)。Phigh(Plow)可以作為結(jié)點概率值來提供關(guān)于邏輯掩蔽的信息。如果門輸入信號的概率Phigh大于0.5，則該門輸出“1”的概率大于輸出“0”的概率。Phigh值相對較大的門輸出會更有可能因為n-hit產(chǎn)生SET。假設(shè)由這些門輸出的瞬態(tài)有更大的可能性傳播到電路的輸出端，那么這些門就被認為是敏感的結(jié)點，并作為加固的目標(biāo)。對于這些結(jié)點，因為p-hit發(fā)生的可能性相對較小，所以NMOS管不需要加固。而n-hit導(dǎo)致的SET脈寬與上拉PMOS管的恢復(fù)電流驅(qū)動直接相關(guān)，PMOS管尺寸增大會導(dǎo)致這些結(jié)點的SET脈寬減小。相反，Phigh值比較小的結(jié)點更有可能因為p-hit產(chǎn)生SET，增大NMOS管的電流驅(qū)動能減小SET脈寬。

下面使用圖2所示電路進行理論計算。

圖2 用于計算結(jié)點信號概率的參考電路

結(jié)點信號概率的計算在參考文獻[8—9]中已有表述。假設(shè)系統(tǒng)的輸入是不相關(guān)的，如果P1和P2(代表Phigh)是一個與門的輸入信號概率，則該與門輸出信號為邏輯1的概率是P1·P2。如果是或門，那么輸出信號為邏輯1的概率就是P1+P2-P1·P2。對于一個反相器，輸出信號為邏輯0的概率是1-P1。綜合考慮信號相關(guān)(signal correlations)和扇出重匯聚(reconvergent fan-outs)影響[10]，重復(fù)的乘積項只算一次。即在一個邏輯門可能產(chǎn)生的方程中，如果項P1在乘積中重復(fù)，那么只算一次。例如P1·P1=P1。另外，Phigh+Plow=1，并且反相信號的概率乘積是0。例如，P1(1-P1)=0。

對圖2所示電路，結(jié)點F的Phigh值為

P(F)=P(A·B)+P(A·C)-

P(A·B)P(A·C)

(1)

因為輸入之間互不相關(guān)，

P(A·B)=P(A)·P(B)

(2)

并且

P(A·C)=P(A)·P(C)

(3)

不重復(fù)計算(1)中第三項的P(A)，我們得到

P(F)=P(A)P(B)+P(A)P(C)-

P(A)P(B)P(C)

(4)

對于結(jié)點Z，

P(Z)=P(A·C′)+P(F)-P(A·C′)P(F)=

P(A)P(C′)+P(A)P(B)+

P(A)P(C)-P(A)P(B)P(C)-

P(A)P(B)P(C′)

(5)

以上算法中，C與C′反相。

每個結(jié)點的Phigh值見表1。

表1 各結(jié)點的邏輯掩蔽指數(shù)及加固指數(shù)

盡管電路會產(chǎn)生SET脈沖，但該脈沖未必傳播到電路的輸出結(jié)點。對某一結(jié)點而言，如果因為強的邏輯屏蔽效應(yīng)導(dǎo)致該脈沖不能到達電路的輸出端，加固該結(jié)點并不會顯著降低單粒子軟錯誤率。那些最有可能產(chǎn)生SET并傳播至電路輸出端的結(jié)點應(yīng)當(dāng)作為電路高效加固的對象。對于電路中一組給定的輸入，每個結(jié)點的Phigh值可以用來計算該點的瞬態(tài)傳播到電路輸出端的概率。一個信號從門的輸出端傳播到電路輸出端的概率定義為邏輯掩蔽指數(shù)(logic masking metric，LMM)。

(6)

式中，Pk是第j門的輸入使能ek的概率，LMM不取決于該門輸入到輸出的路徑。一個給定輸入產(chǎn)生的瞬態(tài)能傳播到電路輸出端，取決于輸入(使能)值。對于與門、與非門和同或門來說，這個(使能)值是1。對于或門、或非門和異或門來說，這個值是0。假設(shè)圖2電路中結(jié)點E有個瞬態(tài)要傳播到輸出端Z，則E的邏輯掩蔽指數(shù)

LMM(E)=(1-P(D))(1-P(H))

(7)

圖2中每個結(jié)點的LMM值列在表1中。對于那些從門輸出端到電路輸出端有多條路徑的大電路而言，本文僅考慮掩蔽可能性最小的那條路徑。

篩選出最有可能產(chǎn)生瞬態(tài)脈沖的門后，還需要考慮信號傳播概率，并將其做比較。這可以通過將LMM和Phigh相乘來完成，對Plow值也做同樣的操作。對于一個給定的結(jié)點來說，LMM值對n-hit和p-hit都是相同的。因此，加固指數(shù)HM(hardening metric)指出了那些比其他門更有可能產(chǎn)生某種瞬態(tài)并有最高傳播概率的門。

(8)

對于門的加固指數(shù)，把它們按降序排列依次考慮加固。應(yīng)當(dāng)指出，把晶體管尺寸加大會增大擊中的概率,但是對于一個給定結(jié)點來說，一個高的HM值表示恢復(fù)晶體管處于截止?fàn)顟B(tài)的概率較低。因此，對于恢復(fù)晶體管來說，敏感區(qū)域的任何增大對整體錯誤率的影響微乎其微。

3 仿真結(jié)果

基于上面的分析，我們對ISCAS基準(zhǔn)電路[10]的信號概率通過PERL腳本計算得出，并使用電路的VREILOG語言進行仿真。

ISCAS基準(zhǔn)電路是使用了某 45-nm PDK綜合得出的，增加的面積和功耗是使用Synopsis Design compiler計算出來的。

對大多數(shù)邏輯電路，我們都可以假設(shè)輸入信號互不相關(guān)且輸入為高電平的概率為0.5(即Phigh=0.5)。當(dāng)然，如果設(shè)計者需要根據(jù)給定電路采用其他合理的概率值，那么也可以通過模擬輸入負載來實現(xiàn)。對于ISCAS電路，結(jié)點數(shù)按Phigh分配在表2中給出。

表2給出了電路中的結(jié)點總數(shù)和處于Phigh的各個等級的結(jié)點數(shù)。顯然,只有一小部分的門處于高電平或者低電平(即接近1或0的值)。對于每個電路，HM值排名前10%、20%、30%的結(jié)點通過增大恢復(fù)晶體管尺寸至原來2倍來加固。如圖1所示，一個尺寸放大2倍的恢復(fù)晶體管會使SET脈寬平均減小55%。因為電路SER與SET脈寬的鎖存概率直接相關(guān)，所以加固最敏感的結(jié)點會大幅減小SER。表3比較了為達到改進效果需要增加的面積和功耗開銷。圖3給出了算法偽代碼。

表2 不同基準(zhǔn)電路結(jié)點信號概率分布

表3 加固不同基準(zhǔn)電路需要增加的面積和功耗 %

圖3 算法偽代碼

4 結(jié)論

某些結(jié)點受到n-hit或者p-hit的影響產(chǎn)生單粒子瞬態(tài)脈沖，并且有較大可能將瞬態(tài)傳播到電路輸出端。綜合考慮這些結(jié)點的信號傳播概率和邏輯掩蔽概率，提出一種高效的結(jié)點選擇算法，以實現(xiàn)電路的選擇性加固。因為電路SER很大程度上依賴于結(jié)點瞬態(tài)的產(chǎn)生和傳播概率，加固這些結(jié)點能有效減小電路SER。ISCAS基準(zhǔn)電路的仿真結(jié)果表示，當(dāng)加固30%的結(jié)點時，需要增加的面積為12%～27%，增加的功耗在8%至14%之間。因此，該技術(shù)對于加固面積、功耗和延時約束較大的電路是非常有效的。

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