裴志軍

（天津職業(yè)技術(shù)師范大學(xué)電子工程學(xué)院，天津 300222）

電真空管的發(fā)明開啟了電子技術(shù)時(shí)代，更低功耗、更小尺寸晶體管的出現(xiàn)使電子技術(shù)進(jìn)入新時(shí)代，而第1 塊集成電路的發(fā)明開啟了微電子時(shí)代[1]。早期的集成電路采用基于雙極結(jié)型晶體管（bipolar junction transistor，BJT）的雙極技術(shù)，但BJT 的靜態(tài)功耗限制了單個(gè)芯片中可以集成的最大晶體管數(shù)量。1963 年，仙童公司發(fā)布了第1 塊CMOS（complementary metal oxide semiconductor）邏輯門電路，具有幾乎零靜態(tài)功耗。但與CMOS 技術(shù)相比，NMOS（negative channel metal oxide semiconductor）技術(shù)的工藝更簡單，成本更低，單個(gè)芯片中可以集成更多晶體管。因此，早期MOS（metal oxide semiconductor）集成電路采用了NMOS 技術(shù)，然而與CMOS 技術(shù)相比消耗更多靜態(tài)功耗。在20世紀(jì)80 年代，當(dāng)單個(gè)芯片中集成數(shù)千個(gè)晶體管時(shí)，功耗成為一個(gè)嚴(yán)峻的問題。由于CMOS 技術(shù)具有低功耗、高速、可靠性能等優(yōu)點(diǎn)，最終在數(shù)字技術(shù)領(lǐng)域得到應(yīng)用并逐步替代NMOS 技術(shù)和雙極技術(shù)[2]。隨后CMOS技術(shù)持續(xù)改進(jìn)，工藝特征尺寸不斷縮小。近些年來，電池供電的便攜式產(chǎn)品應(yīng)用需求日益增加，但電池技術(shù)的發(fā)展很難適應(yīng)便攜式設(shè)備能耗的增加，而隨著CMOS 技術(shù)工藝微縮，晶體管尺寸更小，芯片上集成的晶體管數(shù)量增加，同時(shí)較小電容使得延遲減小及動(dòng)態(tài)功耗降低。因此，隨著CMOS 技術(shù)的不斷進(jìn)步，集成電路的成本、性能以及功耗得到有效改善。CMOS 工藝技術(shù)的微縮遵循摩爾定律，歷經(jīng)了微米、亞微米、深亞微米、超深亞微米等工藝節(jié)點(diǎn)。然而CMOS 工藝節(jié)點(diǎn)從22 nm 到14 nm，以及從10 nm 進(jìn)入到當(dāng)前的7 nm 或5 nm，甚至隨后的3 nm 及以下，芯片中晶體管的結(jié)構(gòu)尺寸逐漸接近材料中的原子大小，CMOS 技術(shù)演進(jìn)面臨著愈來愈嚴(yán)峻的挑戰(zhàn)，摩爾定律的推進(jìn)已經(jīng)明顯放緩[3]。在CMOS 工藝節(jié)點(diǎn)進(jìn)展中，為了減小各種短溝道效應(yīng)的影響，新技術(shù)、新材料、新器件結(jié)構(gòu)得到了廣泛應(yīng)用，器件技術(shù)從傳統(tǒng)平面晶體管轉(zhuǎn)向SOI 場(chǎng)效應(yīng)晶體管（silicon-on-insulator field effect transistor，SOIFET）以及新三維器件結(jié)構(gòu)如鰭式場(chǎng)效應(yīng)晶體管（fin field effect transistor，F(xiàn)inFET）、環(huán)繞柵極（gate-all -around，GAA）結(jié)構(gòu)等[4-5]。為此，本文對(duì)CMOS 工藝節(jié)點(diǎn)進(jìn)展中的挑戰(zhàn)與器件技術(shù)的革新進(jìn)行分析探討。

1 MOSFET 器件的短溝道效應(yīng)

CMOS MOSFET 器件采用金屬（metal）作為柵極、氧化物（oxide）作為絕緣層、半導(dǎo)體（semiconductor）作為襯底，即MOS 結(jié)構(gòu)，具有源極（source）、漏極（drain）、柵極（gate）和襯底（substrate）共4 端子，MOSFET 器件結(jié)構(gòu)如圖1 所示。MOS 結(jié)構(gòu)中，在源區(qū)和漏區(qū)之間的區(qū)域稱為溝道（channel），基于導(dǎo)電溝道的類型，可分為互補(bǔ)的NMOS 和PMOS 兩類。對(duì)于NMOS 晶體管，當(dāng)柵極正偏壓VGS足夠大時(shí)，溝道區(qū)的空穴被電場(chǎng)排斥，形成耗盡區(qū)。如果柵偏壓進(jìn)一步增加，大于閾值電壓VTH時(shí)，大量電子被吸引到溝道表面，出現(xiàn)反型，形成N 型導(dǎo)電溝道，NMOS 晶體管溝道反型如圖2 所示。當(dāng)漏極與源極間施加正偏壓VDS時(shí)，電子將從源極經(jīng)導(dǎo)電溝道到漏極運(yùn)動(dòng)，形成導(dǎo)通電流?？梢?，器件的導(dǎo)通或截止由柵極偏壓產(chǎn)生的溝道垂直電場(chǎng)所控制，所以稱為場(chǎng)效應(yīng)晶體管FET。

圖1 MOSFET 器件結(jié)構(gòu)

圖2 NMOS 晶體管溝道反型

早期的MOS 晶體管的柵極材料通常采用金屬鋁（Al）而不是多晶硅（Poly-Si），制造工藝從源區(qū)和漏區(qū)開始，隨后形成金屬鋁柵極，如果柵極掩模沒能對(duì)準(zhǔn)，將導(dǎo)致寄生的重疊輸入電容Cgd 和Cgs，從而降低晶體管的開關(guān)速度。若采用自對(duì)準(zhǔn)工藝，從柵極開始，隨后形成漏區(qū)和源區(qū)，可使得柵極相對(duì)于源區(qū)和漏區(qū)自動(dòng)對(duì)準(zhǔn)，從而減小了相應(yīng)的寄生電容。漏區(qū)和源區(qū)摻雜工藝要求高于800 ℃的高溫退火，而柵極材料鋁的熔點(diǎn)約為660 ℃，在此高溫下將熔化，而采用多晶硅作為柵極材料，則不會(huì)熔化。因此，自對(duì)準(zhǔn)工藝采用多晶硅作為柵極。另外，與金屬柵相比較，多晶硅柵還能夠獲得較低閾值電壓，從而與CMOS 工藝節(jié)點(diǎn)進(jìn)展中器件工作電壓的降低相適應(yīng)。

隨著CMOS 技術(shù)的進(jìn)步，MOS 晶體管尺寸不斷縮小，當(dāng)溝道長度不滿足遠(yuǎn)大于源、漏耗盡區(qū)寬度之和時(shí)，則稱為短溝道器件。短溝道器件中，漏區(qū)和源區(qū)更靠近，需要考慮溝道中二維電場(chǎng)分布和高電場(chǎng)所產(chǎn)生的各種效應(yīng)[6-7]。

（1）載流子速度飽和遷移率下降

NMOS 晶體管中，溝道中電子的漂移速度在高電場(chǎng)時(shí)趨向于飽和，即載流子速度飽和。短溝道器件中，隨溝道縱向電場(chǎng)增加，高電場(chǎng)下發(fā)生載流子速度飽和，使飽和電流下降，影響器件特性。此外，隨縱向電場(chǎng)增加，溝道中的載流子也將受到氧化層界面散射的影響，導(dǎo)致載流子遷移率降低，使得導(dǎo)通電流下降。

（2）漏致勢(shì)壘降低和穿通

短溝道器件中，隨漏極偏壓的增加，漏極端的耗盡區(qū)增大延伸，導(dǎo)致溝道勢(shì)壘降低，使得閾值電壓減小，這種效應(yīng)即漏致勢(shì)壘降低（drain induced barrier lowering，DIBL）。DIBL 將導(dǎo)致出現(xiàn)亞閾值電流，并使導(dǎo)通時(shí)電流隨漏極偏壓增加而增大。另外，隨著漏極偏壓增加，漏極端的耗盡區(qū)向源極端的耗盡區(qū)延伸，當(dāng)2個(gè)耗盡區(qū)融合時(shí)，發(fā)生溝道穿通，如圖3 所示。此時(shí)，柵極偏壓將失去對(duì)溝道電流的控制，器件將無法關(guān)斷而失效。

圖3 溝道穿通

（3）熱載流子效應(yīng)

短溝道器件中，隨著電場(chǎng)增加，特別是在漏極端，載流子將獲得大量能量，稱為熱載流子。熱載流子在漏極端附近碰撞電離，產(chǎn)生新的電子-空穴對(duì)，從而導(dǎo)致生漏極與襯底間的漏電增加。另外，少量熱電子還可以穿過柵氧化層而被柵極收集，一些熱載流子甚至有可能損傷柵氧化層導(dǎo)致器件失效。

2 應(yīng)變硅技術(shù)、高K 電介質(zhì)及金屬柵

隨著CMOS 工藝節(jié)點(diǎn)進(jìn)展，當(dāng)MOSFET 器件尺寸微縮到納米尺度時(shí)，溝道中縱向高電場(chǎng)引起載流子遷移率下降。通過應(yīng)變硅技術(shù)在溝道中引入應(yīng)力，可以增加載流子遷移率。如對(duì)于PMOS 晶體管，當(dāng)溝道中存在壓縮應(yīng)力時(shí)，可增加空穴遷移率。為了能夠在硅溝道中產(chǎn)生壓縮應(yīng)變，在源極端、漏極端的區(qū)域通過外延生長硅-鍺（Si-Ge）薄膜，由于鍺原子大于硅原子所產(chǎn)生的應(yīng)力擠壓溝道并增大空穴的遷移率，從而改善晶體管的驅(qū)動(dòng)電流和速度性能。應(yīng)變硅技術(shù)最早應(yīng)用于90 nm 工藝節(jié)點(diǎn)，PMOS 晶體管中具有硅-鍺薄膜的源、漏結(jié)構(gòu)在溝道中引起壓縮應(yīng)變，而NMOS 晶體管中由高應(yīng)力氮化硅（Si3N4）帽層來引入溝道應(yīng)變，從而有效提高M(jìn)OS 晶體管的性能[8]。

另外，在MOS 晶體管中，柵極對(duì)溝道的控制與柵氧化層電容COX密切相關(guān)。減小柵氧化層厚度可增大柵氧化層電容，減小了耗盡區(qū)寬度，從而改善短溝道效應(yīng)。因此，為了抑制短溝道效應(yīng)，CMOS 工藝節(jié)點(diǎn)進(jìn)展中，柵氧化層SiO2電介質(zhì)的厚度也隨著溝道長度近似按比例縮小，在65 nm 工藝節(jié)點(diǎn)，柵氧化層厚度約為1.6 nm。如果柵氧化層厚度進(jìn)一步減小，則載流子直接隧穿現(xiàn)象占據(jù)主導(dǎo)，將導(dǎo)致柵極漏電。因此，柵極與溝道間的隧穿泄漏所限定的柵氧化層厚度約為1.6 nm。為了增加?xùn)叛趸瘜与娙?，還可以采用高介電常數(shù)K 的電介質(zhì)材料，這意味著允許采用更厚的電介質(zhì)層來改善載流子隧穿漏電。此外，隨著MOSFET 器件尺寸不斷縮小，多晶硅柵與氧化層界面的多晶硅耗盡增加，這將導(dǎo)致等效的氧化層厚度增加，影響柵氧化層電容，使器件性能下降，因此柵極多晶硅耗盡層厚度也需要改善；多晶硅柵與高K 電介質(zhì)的兼容也存在問題，若采用金屬柵代替多晶硅柵，不僅可以消除多晶硅耗盡效應(yīng)，還能夠與高K 電介質(zhì)兼容。英特爾公司在45 nm 工藝節(jié)點(diǎn)，引入了基于鉿（HfO2）的高K 電介質(zhì)柵氧化層和金屬柵，NMOS 晶體管和PMOS 晶體管中柵極采用了不同的金屬[9]。通常，有效氧化層厚度（effective oxide thickness，EOT）與介電常數(shù)K 和氧化層厚度Tox 的關(guān)系可表示為：EOT=3.9Tox/K。SiO2的介電常數(shù)為3.9，而鉿材料的介電常數(shù)約為25，可見6 nm 厚的鉿材料相當(dāng)于大約1 nm 厚的有效氧化層厚度。

3 MOSFET 器件結(jié)構(gòu)革新

傳統(tǒng)MOSFET 器件結(jié)構(gòu)中，為了抑制短溝道效應(yīng)，通過增加溝道摻雜濃度可以使耗盡區(qū)寬度減小。雖然溝道摻雜可減少短溝道效應(yīng)的影響，但是由于離子注入或熱擴(kuò)散摻雜工藝的隨機(jī)性，使溝道內(nèi)摻雜雜質(zhì)的分布也具有隨機(jī)性。這種溝道雜質(zhì)的隨機(jī)摻雜將引起器件閾值電壓的波動(dòng)，即隨機(jī)摻雜漲落效應(yīng)（random dopants fluctuation，RDF）。一方面，隨著CMOS工藝節(jié)點(diǎn)進(jìn)展，器件尺寸微縮，溝道內(nèi)摻雜雜質(zhì)的總數(shù)減少，隨機(jī)摻雜的相對(duì)漲落更加顯著，尤其在亞50 nm 工藝節(jié)點(diǎn)，溝道隨機(jī)摻雜將引起閾值電壓的激烈波動(dòng)，嚴(yán)重影響器件性能[10]。另一方面，隨著MOSFET 尺寸微縮，漏源距離越近，柵氧化層愈薄，漏電越嚴(yán)重。此外，隨著柵極與溝道間的接觸面積減小，柵極對(duì)溝道的控制也將受到嚴(yán)重影響。因而，傳統(tǒng)的MOSFET 器件結(jié)構(gòu)的溝道長度隨CMOS 工藝節(jié)點(diǎn)進(jìn)步而持續(xù)縮小，柵極將很難完全控制溝道，導(dǎo)致亞閾值漏電增加，功耗也相應(yīng)增加[11]。MOSFET 器件的亞閾值漏電性能可以采用亞閾值擺幅S 來衡量，表示器件在亞閾值工作情況下漏源電流變化10 倍所需要的柵電壓變化量，單位為mV/dec。在MOSFET 器件的實(shí)際應(yīng)用中，期望S 值越小越好，300 K 時(shí)S 的極限值為60 mV/dec。器件的S 值越低意味著在同樣的亞閾值柵壓下漏極電流越小，開關(guān)速度越快。MOSFET 器件的開關(guān)性能與溝道控制及溝道輸運(yùn)有關(guān)，可以通過各種革新的MOS 器件結(jié)構(gòu)來改善，如SOIFET、FinFET 和GAAFET 等，以便增大柵氧化層電容，減小寄生電容，同時(shí)也改善了RDF 效應(yīng)的影響[12-13]。

3.1 SOIFET

SOIFET 器件結(jié)構(gòu)與傳統(tǒng)MOSFET 結(jié)構(gòu)的主要區(qū)別在于采用隱埋氧化層（buried oxide，BOX）與襯底隔離，SOIFET 結(jié)構(gòu)如圖4 所示。

圖4 SOIFET 結(jié)構(gòu)

SOIFET 的制造工藝與傳統(tǒng)MOSFET 工藝相似，但基于SOI 晶圓，SOI 晶圓包括形成晶體管的薄硅體層、絕緣隱埋層和硅晶圓襯底3 層。SOIFET 器件可分為部分耗盡PD-SOI（partially depleted-SOI）和全耗盡FD-SOI（fully depleted-SOI）2種結(jié)構(gòu)。PD-SOI 結(jié)構(gòu)的硅體層為50～90 nm，而FD-SOI 結(jié)構(gòu)的硅體層僅為5～20nm，器件工作時(shí)完全耗盡[14]。FD-SOIFET 的非常薄的硅體層自然限定了源、漏結(jié)深和耗盡區(qū)，從而減小了DIBL 等短溝道效應(yīng)，可改善器件的亞閾值特性，降低電路的靜態(tài)功耗。由于隱埋氧化層BOX 的存在，減小了漏極端和源極端的寄生電容，也使漏極與襯底間漏電路徑不再存在?？梢?，與傳統(tǒng)MOSFET 結(jié)構(gòu)相比較，F(xiàn)D-SOIFET 器件的亞閾值特性更好，延遲和動(dòng)態(tài)功耗更低，更適合低功耗應(yīng)用；FD-SOIFET 不需要溝道摻雜，可以避免隨機(jī)摻雜漲落RDF 效應(yīng)，從而使閾值電壓保持穩(wěn)定，同時(shí)還可以避免因溝道摻雜引起的載流子遷移率退化；SOIFET 器件也沒有傳統(tǒng)CMOS電路可能存在的閂鎖問題。雖然與傳統(tǒng)MOSFET 工藝類似，但SOI 晶圓的成本較高，SOIFET 器件也存在自加熱問題，隱埋氧化層絕熱性好，不利于功耗的散發(fā)。

3.2 FinFET

鰭式場(chǎng)效應(yīng)晶體管FinFET 的概念最初源于雙柵MOS 晶體管的構(gòu)想，通過增加?xùn)艠O與溝道的接觸面積來增強(qiáng)對(duì)導(dǎo)電溝道的控制[15]。當(dāng)前FinFET 器件通常是三柵MOS 晶體管的三維立體結(jié)構(gòu)，可以在體硅或SOI晶圓上實(shí)現(xiàn)，F(xiàn)inFET 結(jié)構(gòu)如圖5 所示。FinFET 器件結(jié)構(gòu)中，襯底上的垂直體硅薄翅片類似于魚鰭（Fin），柵極從三面圍繞溝道，從而能夠有效進(jìn)行控制。不同于傳統(tǒng)平面MOSFET 結(jié)構(gòu)中的水平溝道，F(xiàn)inFET 器件結(jié)構(gòu)中導(dǎo)電溝道是垂直的，F(xiàn)inFET 的溝道控制如圖6 所示。圖中，溝道寬度W 與Fin 的高度HFin和寬度WFin有關(guān)，但主要由Fin 的高度決定。增加Fin 的高度可增大FinFET 器件的驅(qū)動(dòng)電流，還可以采用多個(gè)Fin 并聯(lián)方式來增加器件的驅(qū)動(dòng)電流。因此，對(duì)于FinFET 器件來說，有效的溝道寬度往往是Fin 高度的倍數(shù)。與傳統(tǒng)MOSFET 結(jié)構(gòu)相比較，F(xiàn)inFET 器件結(jié)構(gòu)中，柵極圍繞在溝道周圍并且體硅Fin 非常薄，有效改善了短溝道效應(yīng)，可免除溝道摻雜，從而消除溝道隨機(jī)摻雜漲落RDF 效應(yīng)的影響，同時(shí)也使得溝道載流子具有更高的遷移率。相對(duì)與于傳統(tǒng)MOSFET 結(jié)構(gòu)來說，F(xiàn)inFET 器件在給定面積條件下具有更高的驅(qū)動(dòng)電流，可獲得更高的速度，同時(shí)也具有更低的漏電，從而可獲得更低的功耗[16]。FinFET 器件技術(shù)最早由英特爾在22 nm 工藝節(jié)點(diǎn)中采用，隨后在16 nm、14 nm、10 nm、7 nm 等工藝節(jié)中廣泛應(yīng)用。實(shí)際上，現(xiàn)代CMOS 工藝節(jié)點(diǎn)中往往是應(yīng)變硅技術(shù)、金屬柵、高K 電介質(zhì)，以及FinFET等各種新技術(shù)的融合[17]。

圖5 FinFET 結(jié)構(gòu)

圖6 FinFET 的溝道控制

FinFET 器件技術(shù)不僅極大降低了漏電，也有效增加了柵氧化層電容，提高了晶體管的開關(guān)性能。與SOIFET 相比較，F(xiàn)inFET 具有更高的驅(qū)動(dòng)電流，但FinFET 制造工藝更復(fù)雜。FinFET 結(jié)構(gòu)中熱量也易于積聚在翅片上，影響散熱效率。

3.3 GAAFET

盡管SOIFET 和FinFET 結(jié)構(gòu)中，柵極對(duì)溝道都具有較好的控制性能，但在10 nm 以下工藝節(jié)點(diǎn)，漏電再次成為挑戰(zhàn)性問題[18]。特別是隨著CMOS 工藝微縮到5 nm 及以下工藝節(jié)點(diǎn)，亞閾值漏電、漏致勢(shì)壘降低DIBL 等效應(yīng)的嚴(yán)峻挑戰(zhàn)正推動(dòng)著新的場(chǎng)效應(yīng)晶體管結(jié)構(gòu)的研究，如GAAFET 結(jié)構(gòu)，作為這些先進(jìn)CMOS工藝節(jié)點(diǎn)的潛在候選者[19]。在GAAFET 結(jié)構(gòu)中，柵極環(huán)繞在溝道的所有邊側(cè)，GAAFET 示意圖如圖7 所示。納米線場(chǎng)效應(yīng)晶體管（nanowire FET，NWFET）與FinFET 相比較具有更好的溝道控制，顯著減小了DIBL 效應(yīng)的影響，可獲得較低的亞閾值漏電，從而具有更好性能和低功耗，并且晶體管尺寸更小。

圖7 GAAFET 示意圖

雖然環(huán)繞柵極GAA 結(jié)構(gòu)通?？梢蕴峁┍菷inFET更好的性能，但是也存在驅(qū)動(dòng)電流、寄生電容等方面的問題。為了增大驅(qū)動(dòng)電流，可將多個(gè)納米線堆疊在一起以增加有效溝道寬度，水平式環(huán)繞柵堆疊納米線結(jié)構(gòu)如圖8 所示[20]。水平納米線FET 可以想象為將FinFET 的導(dǎo)電溝道切成碎片，每個(gè)碎片則變成水平納米線，作為源極和漏極之間的導(dǎo)電溝道。與水平納米線NWFET 類似的GAA 結(jié)構(gòu)還包括納米片（nanosheet）FET 或納米板（nano-plate）FET，只是作為導(dǎo)電溝道的納米線變成了更寬、更厚的納米片或納米板，以便能夠進(jìn)一步獲得更大的驅(qū)動(dòng)電流[21-22]。為了減小寄生電容，用作源、漏間導(dǎo)電溝道的這些納米線、片或板的形狀也可以根據(jù)需要而有所變化。另外，若將納米片擠壓到一起，構(gòu)成納米環(huán)，則能夠有效降低寄生電容。

圖8 水平式環(huán)繞柵堆疊納米線結(jié)構(gòu)

CMOS 工藝技術(shù)進(jìn)步中，環(huán)繞柵極GAAFET 結(jié)構(gòu)是當(dāng)前FinFET 之后最具前途的候選者，然而從更長遠(yuǎn)來看，還存在其他選擇，如III-V 族FinFET、互補(bǔ)式FET（complementary FET，CFET）、隧 道FET（tunnel FET，TFET）以及垂直納米線FET 等[23-25]。

4 結(jié)語

隨著CMOS 工藝技術(shù)的進(jìn)步，MOS 晶體管尺寸不斷縮小，各種短溝道相關(guān)效應(yīng)，如載流子速度飽和遷移率降低、漏致勢(shì)壘降低、熱電子效應(yīng)、溝道隨機(jī)摻雜漲落等顯著影響MOSFET 器件的亞閾值擺幅、功耗等性能。為了減小短溝道效應(yīng)的影響，提出了應(yīng)變硅技術(shù)、高K 電介質(zhì)氧化層、金屬柵、SOI 等新方法以改善器件性能。然而，在28 nm 以下工藝節(jié)點(diǎn)，平面MOSFET器件結(jié)構(gòu)中，柵極對(duì)溝道的有效控制面臨嚴(yán)峻挑戰(zhàn)，而革新的三維立體器件結(jié)構(gòu)，如FinFET 結(jié)構(gòu)具有更有效的柵極控制，可獲得更優(yōu)異的器件性能。隨著CMOS 工藝技術(shù)進(jìn)一步微縮，在10 nm 以下工藝節(jié)點(diǎn)，器件亞閾值漏電再次成為挑戰(zhàn)性問題。與FinFET 相比較，各種GAAFET 結(jié)構(gòu)中柵極環(huán)繞溝道，具有更好的溝道控制性能，可作為5 nm 以下工藝節(jié)點(diǎn)最具前途的解決方案。隨著器件特征尺寸逐漸達(dá)到硅材料中的原子大小，從而接近物理極限的限制，新材料、新工藝如碳化硅（SiC）、磷化銦（InP）、氮化鎵（GaN）等化合物半導(dǎo)體材料的相關(guān)研究將受到越來越多的關(guān)注。