何昊晨

面向極低功耗收發(fā)器的分數鎖相環(huán)架構設計

何昊晨

（武漢理工大學 自動化學院，湖北 武漢 430070）

分數鎖相環(huán)的毛刺是噪聲耦合到帶內的原因之一，導致收發(fā)器使用更高的功率實現等同的靈敏度。針對該問題，提出一種基于可變幅度電荷泵（Variable Amplitude Charge Pump，VACP）和固定脈沖、可變周期信號發(fā)生器（Fixed Pulse Variable Period Signal Generator，FPVPSG）的低毛刺分數鎖相環(huán)架構。在FPVPSG的驅動下，VACP的輸出電流脈沖不僅有固定位置、固定寬度、可變幅度，而且有可變周期，用于根除參考毛刺和分數毛刺。基于Spectre的仿真結果表明，當參考頻率REF為20 MHz，小數分頻為120.13，且瞬態(tài)和鎖定時的周期分別為1/REF和27/REF時，20 MHz及其整數倍的參考毛刺被根除，10 MHz的分數毛刺較已有方案小19.67 dB，且其他分數毛刺均遠小于已有方案。該結果表明推薦的分數鎖相環(huán)架構可用于極低功耗收發(fā)器，在移動物聯網和邊緣計算領域有一定的應用前景。

極低功耗收發(fā)器；交調干擾；噪聲；分數鎖相環(huán)架構

1 引言

在移動物聯網和邊緣計算等領域，大部分收發(fā)器布局在戶外或其他較難維護的場景，開發(fā)者應設計高性能的器件，用于盡可能降低收發(fā)器的功耗，使其具有較長的使用壽命。分數鎖相環(huán)（Fractional Phase-Locked Loop，FPLL）為收發(fā)器提供本振信號，將基帶信號上變頻到射頻或者將接收信號下變頻到基帶，它的毛刺將惡化收發(fā)器的信噪比，導致發(fā)射器使用更高的發(fā)射功率實現等同的靈敏度，不利于節(jié)省收發(fā)器的功耗。因此，研究更低毛刺的FPLL架構對實現極低功耗的收發(fā)器具有重要的意義，一直為學術界和工業(yè)界關注的研究熱點。

現有大多數FPLL的架構通過零死區(qū)的鑒頻鑒相器[1-2]、高匹配的電荷泵[3]、采樣環(huán)路濾波器[4]、低噪聲的分頻器[5]和低噪聲的壓控振蕩器[6]等減小毛刺。但是，以上技術均存在脈沖寬度調制和脈沖位置調制等效應，毛刺不能從源頭被根除[7]。KATUMBA提出了一種基于固定寬度可變幅度電荷泵的FPLL架構，用于移除脈沖寬度調制效應和脈沖位置調制效應，然而該方法僅能根除參考毛刺?；谝延屑夹g的積累和不足，提出了一種能移除脈沖寬度和脈沖位置調制的低毛刺FPLL架構，不僅能根除參考毛刺還能降低分數毛刺。該架構與已有架構的主要區(qū)別在于可變幅度的電荷泵（Variable Amplitude Charge Pump，VACP）和固定脈沖、可變周期的信號發(fā)生器（Fixed Pulse Variable Period Signal Generator，FPVPSG）。在FPVPSG的驅動下，VACP的輸出電流脈沖不僅具有固定的位置、固定的寬度、可變的幅度而且具有可變的周期，因此能根除參考毛刺和降低分數毛刺。首先根據問題分析引入研究低毛刺FPLL架構的意義，然后給出了推薦的FPLL架構并介紹了工作原理，最后通過Spectre仿真驗證了該架構移除整數毛刺和分數毛刺的可行性，并給出了相關的結論。

2 問題分析

收發(fā)器的架構主要包括發(fā)射器、接收器和鎖相環(huán)。收發(fā)器的靈敏度固定不變時噪聲、發(fā)射信號的功率和FPLL輸出信號的頻譜純度之間的關系如圖1所示。

圖1 收發(fā)器靈敏度不變時噪聲、發(fā)射信號功率和FPLL輸出信號的關系

信號和干擾的所在的頻率分別為0和1，鎖相環(huán)輸出信號的頻率和毛刺所在的頻率分別為lo和spur，在零中頻收發(fā)器中l(wèi)o等于0。鎖相環(huán)為收發(fā)器提供本振，用于將位于0的信號下變頻到基帶（或者將基帶信號上變頻到0）[8]。此時，如果鎖相環(huán)的輸出信號在spur處存在毛刺且spur等于1，則在下變頻的過程中頻率1處的噪聲被耦合到0頻處的信號內，因此增加了接收信號的噪聲，需要通過增加發(fā)射信號的功率維持恒定的靈敏度。在移動物聯網、邊緣計算和5G無線移動通信系統中，由于各種無線通信協議并存，鄰道干擾更嚴重。開發(fā)者通常選擇低功耗的通信協議、低功耗的發(fā)射器和低功耗的接收器，并且相關的低功耗技術已經處于瓶頸期[9-11]。基于該原因，本論文提出了一種低毛刺的分數鎖相環(huán)架構，避免鎖相環(huán)的毛刺惡化收發(fā)器信噪比，從減小毛刺降低收發(fā)器功耗的角度為開發(fā)者提供一種低功耗技術。

3 架構設計

推薦的低毛刺分數鎖相環(huán)架構如圖2所示，包括鑒頻鑒相器（Phase Frequency Detector，PFD）、鎖定檢測器（Locking Detector，LD）、VACP、FPVPSG、環(huán)路濾波器（Loop Filter，LF）、電壓控制振蕩器（Voltage-Controlled Oscillator，VCO）、多模分頻器（Multi-Mode Divider，MMD）和Delta-Sigma調制器（Delta-Sigma Modulator，DSM）共8個模塊。該架構與傳統的架構的區(qū)別在于VACP和FPVPSG這2個模塊，其中FPVPSG產生Pulse_UP1脈沖、Pulse_UP0脈沖和Pulse1脈沖，用于驅動VACP產生固定位置、固定寬度、可變幅度和可變周期的輸出電流脈沖OUT。

圖2 推薦的低毛刺分數鎖相環(huán)架構

基于VACP和FPVPSG的低毛刺分數鎖相環(huán)架構如圖3所示。MMD的分頻控制字N.F為整數部分。和進位：Carry的和，其中采用8位的二進制，Carry采用3位的二進制，DSM的輸入0.F采用19位的二進制，Carry為0.F通過DSM不斷積累產生的進位溢出。結合該電路，推薦的PFLL架構的兩個創(chuàng)新點說明如下：①UP或DN為REF和DIV之間的誤差，當REF領先DIV時UP輸出高電平，當REF滯后DIV時DN輸出高電平，它們通過或門生成Charge信號，用于驅動電流1對電容C充電。充電前電容C上的電壓1通過D觸發(fā)器清零，由Pulse1脈沖控制實現，因此1與REF和DIV之間的誤差error成正比。1通過電壓-電流轉換器（Voltage- Current Convertor，VIC）轉換為電流1，為無量綱比例因子，充電電流UP=1，且放電電流DN=﹣1。②Pulse_ UP1脈沖和Pulse_DN1脈沖驅動VACP產生輸出電流OUT，它們的位置、寬度和周期分別為REF的下降沿、d、瞬態(tài)時為1/REF且鎖定時為1/REF。因此，VACP的輸出電流脈沖OUT具有固定的位置、固定的寬度、可變的幅度和可變的周期，其中固定的位置、固定的寬度和可變的幅度等特性可用于根除參考毛刺；同時，因為FPLL鎖定時的周期增加1倍，使得毛刺的功率被均衡到0到無窮大頻率之間，所以可以降低分數毛刺。

假設1為3、相位誤差閾值為0且REF領先DIV，則FPLL的時序如圖4所示。

圖3 基于VACP和FPVPSG的低毛刺分數鎖相環(huán)架構

圖4 推薦FPLL的時序

結合該時序圖，FPLL具體的工作過程描述如下：首先FPLL處于瞬態(tài)（Transient），Lock輸出低電平，Pulse_UP1、Pulse_UP0和Pulse1具有相同的波形，此時UP驅動OR門產生充電信號Charge對電容C充電，并且從Charge的上升沿到CL的上升沿期間充電電流UP等于1。同時，UP_T用于驅動UP，Pulse_UP1、Pusle_UP0和 Pulse1的位置、寬度和周期分別為REF的下降沿、d和1/REF，因此Pulse_UP1驅動VACP輸出電流脈沖OUT，它的大小、寬度、周期和位置分別為1、d、1/REF和REF的下降沿。另一方面，當error小于0時，FPLL進入鎖定狀態(tài)（Locking），Lock輸出高電平，Pulse_UP1為Pulse_UP0和Pulse0的與運算結果。因為1=3，REF1和Pulse0的周期為3/REF，用于驅動Pulse_UP1每3個參考周期對UP采樣，因此FPLL鎖定時VACP輸出電流脈沖的周期為3/REF。

在實際電路中，1的取值應同時保證FPLL具有較快的鎖定時間和較小的毛刺。雖然FPLL的毛刺與1的值成反比，但是過大的1值將延遲FPLL的鎖定時間。例如，當圖3處于鎖定狀態(tài)時，在3個參考周期內只有第1個周期用于糾正REF和DIV之間的相位誤差error，而在第2個周期到第3個周期內，因為相位誤差沒有被糾正，導致相位誤差不斷被積累。如果1的取值足夠大，將使得第2個周期到第1個周期內積累的相位誤差大于0，則FPLL再次進入瞬態(tài)，并且有可能使FPLL在一段時間內處于鎖定狀態(tài)和瞬態(tài)交替的狀態(tài)，因此較大程度延遲了FPLL的鎖定時間。

4 仿真驗證

傳統的FPLL、基于已有技術的FPLL和推薦的FPLL的環(huán)路參數如表1所示，其中VCO、VCO和分別為VCO的增益、輸出頻率和FPLL的環(huán)路帶寬，并且1、和的取值為了使FPLLs中電荷泵的的增益相同。因為VCO為tune控制的頻率輸出器件，它的頻譜特性與tune具有一致性，所以可以通過仿真tune的頻譜分析不同FPLLs架構的毛刺性能。因為N.F=120.13，參考頻率REF為20 MHz，VCO的頻率為2 402.6 MHz，因此FPLLs鎖定時tune的值為513 mV。此外，1的設定方法如下：將1設為變量，同時將鎖定時間和在10 MHz或其他頻點處的分數毛刺設為因變量，通過計算機仿真得到鎖定時間急劇上升且毛刺沒有較明顯改善的臨界點。本設計中的臨界點為27，因此1的值設為27。

表1 推薦的FPLL、已有的FPLL和傳統FPLL的環(huán)路參數

參數推薦的FPLL已有的FPLL [8]傳統的FPLL fREF/MHz202020 KVCO/（MHz·V-1）200200200 fVCO/GHz2.3～2.52.3～2.52.3～2.5 BW/MHz111 N.F120.13120.13120.13 IUP（IDN）KV1KV1100 μA I1/mA11— C/pF200200— td/ns55— θ0/ns1—— K0.0040.004—

利用Spectre仿真得到tune鎖定到513 mV的波形，并截取140～140.96 μs時間段內的數據作為分析對象，用一種平滑系數為1、窗大小為256、采樣點為4 096的漢寧窗分析tune的頻譜。仿真結果如圖5所示?；谝延屑夹g的FPLL和推薦的FPLL在20 MHz和其他參考頻率處均沒有參考毛刺；在分數頻率為10 MHz處的分數毛刺較已有的FPLL和傳統的FPLL分別小19.67 dB和 16.22 dB，并且在其他分數頻率處的分數毛刺均小于已有的FPLLs。

圖5 推薦的FPLL、已有的FPLL和傳統FPLL的毛刺性能

5 結論

提出了一種用于極低功耗收發(fā)器的低毛刺FPLL架構，用于根除FPLL的參考毛刺和分數毛刺。首先從系統層面分析了鎖相環(huán)的毛刺影響收發(fā)器功耗的問題，然后提出了一種低毛刺的FPLL架構，并闡述了它的基本工作原理，最后利用Spectre仿真驗證了該架構根除參考毛刺和分數毛刺的可行性。仿真結果表明，提出的FPLL架構具有可行性。

［1］HWAN S C，BYUN S.On frequency detection capability of full-rate linear and binary phase detector［J］.IEEE Transactions on Circuits & Systems ii Express Briefs，2017，64（7）：757-761.

［2］ABDUL M K K，KAILATH B J.Low power PLL with reduced reference spur realized with glitch-free linear PFD and current splitting CP［J］.Analog Integrated Circuits and Signal Processing，2017，93（1）：29-39.

［3］WANG D Z，ZHANG K F，ZOU X C.High current matching over full-swing and low-glitch charge pump circuit for PLLs［J］.Radio Engineering，2013，22（1）：153-158.

［4］WANG K J，GALTON I.A discrete-time model for the design of type-II PLLs with passive sampled loop filters［J］. IEEE Trans. Circuits Syst I，2011，58（2）：264-275.

［5］SANYAL A，YU X Y，ZHANG Y L，et al.Fractional-N PLL with multi-element fractional divider for noise reduction［J］.Electron Lett，2016，52（10）：809-810.

［6］WANG D Z，ZHANG K F，ZOU X C.Wideband Q-VCO using tail-current shaping based automatic amplitude control［J］. Miroelectronics Journal，2013，44（5）：367-372.

［7］THAMBIDURAI C，KRISHNAPURA N.On pulse position modulation and its application to PLLs for spur reduction［J］.IEEE Trans Circuits Syst I，2011，58（7）：1483-1496.

［8］SAKIAN P，MAHMOUDI R，ROERMUND H M.System level reciever design for minimum sensitivity to process variations［J］.IEEE Trans Circuits Syst I，2011，58（10）：2296-2307.

［9］KUO F W，FERREIRA B F，CHEN H N R，et al.A bluetooth low-energy transceiver with 3.7-mW all digital transmitter，2.75-mW high-IF discrete-time receiver and TX/RX switchable on-chip matching network［J］.IEEE J Solid-State Circuits，2017，52（4）：1144-1162.

［10］MARTORELL A，RAOULT J，MARIJON R，et al.RF front-ends nonlinearity characterization using reflected power［J］.IEEE Trans on Electromagnetic Compatibility，2017，59（6）：1925-1931.

［11］KIAYANI A，ANTTILA L，KOSUNEN M，et al.Modeling and joint mitigation of TX and RX nonlinearity-induced receiver desensitization［J］.IEEE Trans on Mircowave Theory and Techniques，2017，65（7）：2427-2442.

TN74

A

10.15913/j.cnki.kjycx.2020.13.016

2095－6835（2020）13－0043－03

何昊晨（1999—），男，本科在讀，研究方向為控制科學與工程。

〔編輯：嚴麗琴〕