趙昊晨，熊 淳，肖鵬程，張榮福

（1.上海理工大學(xué) 光電信息與計(jì)算機(jī)工程學(xué)院，上海 200093；2.復(fù)旦大學(xué) 微電子學(xué)院，上海 201203）

引 言

現(xiàn)代自動(dòng)化技術(shù)中少不了距離測(cè)量?jī)x器，激光測(cè)距儀利用激光對(duì)目標(biāo)位置進(jìn)行測(cè)量從而實(shí)現(xiàn)精準(zhǔn)定位[1]，在軍事、民用和工業(yè)各領(lǐng)域都有重要的應(yīng)用。激光測(cè)距為主動(dòng)式測(cè)距，其原理是主動(dòng)發(fā)射激光，測(cè)量從激光發(fā)射到接收反射激光之間的時(shí)間間隔，從而將距離的測(cè)量轉(zhuǎn)換為時(shí)間的測(cè)量[2]，顯然，測(cè)時(shí)的精度會(huì)直接影響最終的結(jié)果。時(shí)序發(fā)生器應(yīng)用于激光測(cè)距儀，可對(duì)輸入的參考時(shí)鐘信號(hào)進(jìn)行可編程延時(shí)，根據(jù)控制信號(hào)產(chǎn)生相應(yīng)的時(shí)序信號(hào)，提供激光測(cè)距儀所需的高頻率與高分辨率，從而提高測(cè)量精度。

時(shí)序發(fā)生器主要使用專用集成電路(ASIC)設(shè)計(jì)方法，也有少部分基于進(jìn)階精簡(jiǎn)指令集機(jī)器(ARM)微處理器的設(shè)計(jì)方法[3]，隨著現(xiàn)場(chǎng)可編程門陣列（FPGA）技術(shù)的發(fā)展，出現(xiàn)了基于FPGA的設(shè)計(jì)方法，雖然性能遠(yuǎn)比不上ASIC 設(shè)計(jì)，但具有開(kāi)發(fā)周期短、可重復(fù)編程、制造成本低、可實(shí)時(shí)在線檢測(cè)等優(yōu)點(diǎn)，適用于集成電路(IC)開(kāi)發(fā)與驗(yàn)證階段的測(cè)試。

早前有人使用Xilinx 的Virtex-4 芯片作為時(shí)序發(fā)生器核心控制器[4]，采用多路復(fù)用并由外部時(shí)鐘芯片提供2.5 GHz 的時(shí)鐘，實(shí)現(xiàn)了400 皮秒（ps）的分辨率，但具有高速時(shí)鐘抖動(dòng)較大、速率不能改變的缺點(diǎn)。相比之下，較為成熟的ASIC設(shè)計(jì)方法很容易實(shí)現(xiàn)100 ps[5]甚至幾皮秒的分辨率[6-7]。文獻(xiàn)[8]基于Altera 的Cyclone系列FPGA，實(shí)現(xiàn)了100 Mbit/s 的數(shù)據(jù)速率與20 ps 的分辨率，文獻(xiàn)[9]則實(shí)現(xiàn)了最小13 ps 的分辨率。

近幾年，F(xiàn)PGA 性能逐漸提升，使用Xilinx Spartan-6 芯片實(shí)現(xiàn)了3.2 Gbit/s 的數(shù)據(jù)速率，分辨率達(dá)到了35 ps[10]，文獻(xiàn)[11]同樣使用該芯片實(shí)現(xiàn)了200 ps 的時(shí)序分辨率。最近我國(guó)學(xué)者提出了一種稱為“時(shí)間折疊”的新方法，使用高性能的Xilinx Virtex-7 芯片實(shí)現(xiàn)了5 ps 的分辨率[12]，經(jīng)過(guò)進(jìn)一步研究后又將分辨率提升至3 ps[13]。

本文基于FPGA 開(kāi)發(fā)激光測(cè)距儀的時(shí)序發(fā)生器模塊，并進(jìn)行了性能測(cè)試與分析。

1 設(shè)計(jì)方案

已有的一些基于FPGA 開(kāi)發(fā)的時(shí)序發(fā)生器主要對(duì)FPGA 內(nèi)部資源進(jìn)行編程，作為時(shí)標(biāo)電路的延遲線，已經(jīng)能實(shí)現(xiàn)幾百皮秒甚至幾十皮秒的分辨率，但容易受溫度和干擾等影響，精度無(wú)法進(jìn)一步提高?？梢?jiàn)，想要利用FPGA 的資源實(shí)現(xiàn)更高的分辨率是有一定界限的，雖然有提升時(shí)鐘頻率的方法，但FPGA 在時(shí)鐘頻率方面同樣會(huì)有限制。本文設(shè)計(jì)的時(shí)序發(fā)生器關(guān)鍵在于使用外部延遲鏈芯片作為延遲線。這種延遲線位于FPGA 芯片外部的方法，能降低一部分溫度、串?dāng)_等因素對(duì)延遲線精度的影響，同時(shí)這一類專用延時(shí)芯片能達(dá)到很高的分辨率。

時(shí)序發(fā)生器的系統(tǒng)硬件架構(gòu)如圖1 所示。FPGA 作為核心控制器，連接各部分外圍電路。以外部的高精度晶振作為參考，在FPGA內(nèi)部產(chǎn)生初始時(shí)鐘信號(hào)；外接延遲芯片提供最小延時(shí)，由FPGA 將原始信號(hào)輸出至延遲芯片后再返回；通用異步收發(fā)傳輸器(UART)串口芯片使得FPGA 能夠與上位機(jī)（PC）進(jìn)行通信，通過(guò)傳送延遲數(shù)據(jù)可以實(shí)時(shí)地改變信號(hào)的延時(shí)。

圖1 系統(tǒng)硬件架構(gòu)Fig.1 System hardware architecture

2 硬件實(shí)現(xiàn)及主要電路設(shè)計(jì)

圖2 所示為時(shí)序發(fā)生器電路設(shè)計(jì)簡(jiǎn)化框圖，主要由鎖相環(huán)、時(shí)標(biāo)、數(shù)據(jù)處理電路和組合邏輯電路組成。晶振的時(shí)鐘信號(hào)輸入鎖相環(huán)后，經(jīng)過(guò)倍頻輸出至?xí)r標(biāo)電路；數(shù)據(jù)處理電路在接收到PC 經(jīng)由串口傳送的延遲數(shù)據(jù)后，生成控制信號(hào)；時(shí)標(biāo)電路在接收到控制信號(hào)后改變延時(shí)，最后通過(guò)組合邏輯電路輸出。

圖2 電路設(shè)計(jì)簡(jiǎn)化框圖Fig.2 Simplified block diagram of circuit design

2.1 鎖相環(huán)

鎖相環(huán)電路與傳統(tǒng)結(jié)構(gòu)基本相同，主要由相位頻率檢測(cè)器（PFD）、電荷泵（CP）、環(huán)路濾波器（LF）和壓控振蕩器（VCO）構(gòu)成。PFD 比較輸入時(shí)鐘和反饋時(shí)鐘的上升沿的相位和頻率，生成與兩個(gè)時(shí)鐘之間的相位和頻率成比例的信號(hào)。這個(gè)信號(hào)用于驅(qū)動(dòng)CP 和LF 為VCO 生成一個(gè)參考電壓，以確定VCO 是否應(yīng)該以更高或更低的頻率運(yùn)行。在兩路信號(hào)進(jìn)行比較前各有一個(gè)分頻器M0和M1，其作用是使輸出信號(hào)的頻率達(dá)到分?jǐn)?shù)倍的倍頻，擴(kuò)大了可變頻率范圍。當(dāng)相位、頻率一致時(shí)，鎖相環(huán)進(jìn)入鎖定狀態(tài)，輸出變頻變相的信號(hào)。

2.2 時(shí)標(biāo)電路

所設(shè)計(jì)的時(shí)標(biāo)主要由可編程延遲線與電平轉(zhuǎn)換電路兩部分組成。延遲線部分使用ON Semiconductor公司的NB6L295M 延遲芯片，該芯片具有兩個(gè)通道的延遲線，分辨率為11 ps。芯片內(nèi)部主要電路如圖3 所示，一共有9 階延遲，對(duì)應(yīng)9 位鎖存器，通過(guò)改變0 或1 決定是否選通來(lái)改變最終對(duì)信號(hào)產(chǎn)生的延遲，移位寄存器則用于存放接收的11 位延遲數(shù)據(jù)，除去9 位剩下的2 位為模式選擇與通道選擇。該芯片有兩個(gè)工作模式：雙通道模式下，兩條延遲線互相獨(dú)立，為兩個(gè)通道的信號(hào)分別提供延時(shí)；擴(kuò)展模式下，將兩條延遲線級(jí)聯(lián)，以擴(kuò)大可變延遲范圍，但只能用于一路信號(hào)。

圖3 延遲線電路圖Fig.3 Delay line circuit

信號(hào)經(jīng)延遲芯片輸出后需要傳送至FPGA進(jìn)行下一步處理，該芯片的輸出信號(hào)為CML 電平，需要將其轉(zhuǎn)換為FPGA 支持的LVDS 電平。不同電平標(biāo)準(zhǔn)之間的區(qū)別在于電壓所在區(qū)間范圍的差異，主要由該電平的直流分量決定。電平轉(zhuǎn)換電路如圖4 所示，采用交流耦合，用電容隔去直流分量后，經(jīng)電阻網(wǎng)絡(luò)分壓提供LVDS電平所需的+1.2 V 直流分量。其中，使用阻值較大的電阻以減小電阻網(wǎng)絡(luò)對(duì)100 Ω 差分阻抗線的影響。

2.3 數(shù)據(jù)處理電路

圖4 電平轉(zhuǎn)換電路Fig.4 Level conversion circuit

經(jīng)串口接收的延時(shí)數(shù)據(jù)需要根據(jù)一定的時(shí)序傳送至延遲芯片，控制芯片延時(shí)數(shù)據(jù)加載的一共有4 路信號(hào)：使能信號(hào)/EN、時(shí)鐘SCLK、串行數(shù)據(jù)SDIN 和加載信號(hào)SLOAD，其時(shí)序關(guān)系如圖5 所示。

圖5 控制信號(hào)周期時(shí)序圖Fig.5 Period sequence diagram of control signals

1）/EN 置高電平，芯片進(jìn)入數(shù)據(jù)讀取狀態(tài)，開(kāi)始接收SCLK、SDIN 和SLOAD；

2）在每個(gè)SCLK 的上升沿保存1 位數(shù)據(jù)，經(jīng)過(guò)11 個(gè)SCLK 周期后，延時(shí)數(shù)據(jù)全部保存至芯片內(nèi)的11 位移位寄存器；

3）SLOAD 置高電平，選定工作模式與通道，把9 位延遲數(shù)據(jù)D0～D8 賦值給控制通道延遲的鎖存器，信號(hào)的延遲立即改變；

4）SLOAD 置低電平，/EN 置低電平，延遲數(shù)據(jù)加載完畢，進(jìn)入等待狀態(tài)，準(zhǔn)備加載下一組延遲數(shù)據(jù)。

2.4 組合邏輯電路

組合邏輯電路的作用是組合輸出延時(shí)信號(hào)。傳統(tǒng)方法使用的是多路器，使用異或邏輯門電路是另一種方法，其優(yōu)點(diǎn)在于不需要時(shí)鐘信號(hào)且電路簡(jiǎn)單，對(duì)原信號(hào)的影響較小。圖6 所示為信號(hào)組合輸出的簡(jiǎn)化電路圖，設(shè)計(jì)為單沿觸發(fā)。

3 測(cè)試與結(jié)果分析

圖6 組合邏輯電路Fig.6 Combination logic circuit

本文設(shè)計(jì)的時(shí)序發(fā)生器通過(guò)Xilinx Spartan-7 芯片實(shí)現(xiàn)，使用Vivado 設(shè)計(jì)套件對(duì)制作的FPGA 開(kāi)發(fā)板進(jìn)行編程并下載，分別對(duì)200，400，600 Mbit/s 三種速率下的延時(shí)、抖動(dòng)（Jitter）、分辨率、線性度（Linearity）等指標(biāo)進(jìn)行測(cè)試，并對(duì)測(cè)試結(jié)果進(jìn)行分析。

3.1 延時(shí)與抖動(dòng)

圖7 所示為延時(shí)與抖動(dòng)的儀器測(cè)試結(jié)果，其中，圖7（a）、7（c）、7（e）分別對(duì)應(yīng)200，400，600 Mbit/s 的時(shí)序信號(hào)波形圖。在示波器余輝模式下對(duì)信號(hào)進(jìn)行若干次等間距延時(shí)。根據(jù)測(cè)試結(jié)果，在三種數(shù)據(jù)速率下都明顯實(shí)現(xiàn)了延時(shí)的功能。

圖7 時(shí)序信號(hào)波形圖與相位噪聲頻譜圖Fig.7 Timing waveform and phase noise spectrum

抖動(dòng)與相位噪聲實(shí)際是對(duì)同一種現(xiàn)象在時(shí)域和頻域的兩種不同定量方式，通過(guò)對(duì)選定的區(qū)間進(jìn)行積分能將相位噪聲轉(zhuǎn)換為抖動(dòng)[14]。抖動(dòng)是體現(xiàn)時(shí)序發(fā)生器性能的重要指標(biāo)之一，它描述了信號(hào)邊沿實(shí)際位置與理想位置之間的偏差。圖7（b）、7（d）、7（f）分別對(duì)應(yīng)使用信號(hào)分析儀測(cè)得200，400，600 Mbit/s 時(shí)的相位噪聲頻譜圖，取積分區(qū)間100 Hz 至40 MHz，得到抖動(dòng)結(jié)果分別為7.4，8.9，9.1 ps。經(jīng)多次測(cè)量對(duì)比三種情況分析得出：不同數(shù)據(jù)速率情況下，速率越快，相位噪聲與抖動(dòng)越大；相同數(shù)據(jù)速率的情況下，不同時(shí)延下的抖動(dòng)結(jié)果也會(huì)有差異，特別是當(dāng)兩個(gè)邊沿相距很近時(shí)抖動(dòng)會(huì)大幅增加，造成這個(gè)現(xiàn)象的原因是此區(qū)域?yàn)榉蔷€性區(qū)，信號(hào)還未從低電平上升至高電平便開(kāi)始下降，與理論位置產(chǎn)生很大偏差，降低驅(qū)動(dòng)電壓的幅度和增大驅(qū)動(dòng)電流可以改善該現(xiàn)象。

3.2 分辨率

分辨率是時(shí)序發(fā)生器另一個(gè)重要的指標(biāo)，如圖8（a）、8（b）、8（c）所示，分別對(duì)應(yīng)間隔1、2、10 step 情況下的測(cè)試結(jié)果，其中，1 step=11 ps。綜合多次測(cè)量對(duì)比分析得出：在1 step 情況下兩個(gè)邊沿之間距離明顯粗細(xì)不均勻，且會(huì)出現(xiàn)下一個(gè)邊沿出現(xiàn)在上一個(gè)邊沿之前的情況。結(jié)合抖動(dòng)測(cè)試結(jié)果來(lái)看該情況只可能發(fā)生在1 step 情況下，這種現(xiàn)象從2 step 開(kāi)始起沒(méi)有再出現(xiàn)，相鄰邊沿之間的距離逐漸趨于均勻，直到10 step，相鄰邊沿間距均勻，差異不明顯。

3.3 線性度

線性度體現(xiàn)了實(shí)際曲線偏離理想曲線的程度，常用積分非線性（INL）表示，其表達(dá)式為

式（1）表示第i+1 個(gè)點(diǎn)與理想曲線的偏差。 τi為第i+1 個(gè)點(diǎn)的值； τ0為第1 個(gè)點(diǎn)的值；LSB 是單位，為最低有效位，τLSB為L(zhǎng)SB 對(duì)應(yīng)的具體數(shù)值，表示兩個(gè)相鄰點(diǎn)之間的理想差值，即1 LSB= τLSB。

圖8 分辨率測(cè)試結(jié)果Fig.8 Resolution test results

圖9 所示為線性度的測(cè)試結(jié)果，其中，點(diǎn)線、短劃線和直線分別對(duì)應(yīng)200，400，600 Mbit/s 下的測(cè)試結(jié)果，1 step=110 ps，圖9（a）為測(cè)試結(jié)果的線性擬合，圖9（b）為INL 測(cè)試結(jié)果的折線圖。 τLSB取對(duì)實(shí)際測(cè)試數(shù)據(jù)進(jìn)行直線擬合后的斜率值，測(cè)得其結(jié)果分別為最大2.6 LSB，2.2 LSB，3.2 LSB。

4 結(jié) 論

圖9 線性度測(cè)試結(jié)果Fig.9 Linearity test results

本文提出了激光測(cè)距儀時(shí)序發(fā)生器的一種設(shè)計(jì)方案，對(duì)方案進(jìn)行仿真與驗(yàn)證，制作了FPGA 開(kāi)發(fā)板并進(jìn)行測(cè)試。測(cè)試結(jié)果表明，設(shè)計(jì)的時(shí)序發(fā)生器具有11 ps 的可變延時(shí)分辨率與最高600 Mbit/s的數(shù)據(jù)速率，具有一定的可靠性與穩(wěn)定性，實(shí)現(xiàn)了預(yù)期功能。但在噪聲的抑制和印刷電路板布局以及電路的優(yōu)化等方面仍有可改進(jìn)的地方，還能進(jìn)一步提高精度，是后期繼續(xù)著重研究的方向。