邱旻韡，屈柯柯，李思察，郭 剛

（1.中國電子科技集團公司第五十八研究所，江蘇無錫 214035;2.中國原子能科學研究院，北京 102413）

1 引言

功率集成電路是集成電路中非常重要的一類。目前常用的功率器件主要有3種：雙極型晶體管、金屬-氧化層-硅-場效應晶體管（MOSFET）以及絕緣柵雙極型晶體管（IGBT）。雙極型晶體管性能較差，已不是主流的功率器件；IGBT雖然性能優(yōu)良，但是價格較高；而MOSFET在性能和價格方面做到了很好的平衡，應用最為廣泛。目前，功率MOSFET的驅動電路主要采用互補金屬氧化物半導體（CMOS）工藝實現(xiàn)[1-4]。在高壓功率驅動電路中，采用CMOS工藝實現(xiàn)功率驅動電路中的驅動器件時，高壓MOSFET器件的閾值電壓較高，導致器件的導通電阻較大，器件的導通損耗較大。當驅動電路長時間工作時，較大的導通損耗會增加驅動電路的溫升，降低器件的工作壽命。與此同時，被驅動的功率MOSFET器件寄生電容較大，柵極-漏極寄生電容還要考慮密勒效應，導致寄生電容進一步增加。為了高速驅動功率MOSFET器件，驅動電路的高側/低側驅動器件必須能夠瞬間輸出大電流，但是MOSFET器件輸出電流與器件柵極-源極電壓的平方成線性關系，因此器件輸出跨導的效率不高，為了能夠提高驅動速度，驅動器件面積都較大，這會增加驅動電路的芯片面積，抬高經(jīng)濟成本。此外，文獻[1-3]提出的驅動電路高側驅動器件與低側驅動器件采用NMOS器件，為了降低高側驅動器件的導通電阻，需要在片外集成柵極自舉電容，外圍應用較為復雜；文獻[4]提出的高側驅動器件與低側驅動器件分別采用PMOS與NMOS器件，電路工作時，驅動管的過驅動電壓接近電源電壓，需要工藝提供柵極-源極耐高壓的厚柵氧器件，對于設計工藝的依賴較大。

常溫下雙極工藝NPN/PNP器件的基極-發(fā)射極閾值電壓只有0.6 V（MOSFET器件普遍在1 V以上），因此與CMOS工藝的驅動電路相比，雙極工藝驅動電路擁有更低的導通損耗和更長的使用壽命；同時雙極型器件輸出電流與基極-發(fā)射極電壓成指數(shù)關系，器件輸出跨導效率相比MOS器件顯著增加，同等面積下可以比MOS器件得到更大的輸出電流，因此采用雙極工藝實現(xiàn)的驅動電路可以有效減小芯片面積，提高經(jīng)濟效益。國內外已經(jīng)研制出了多種基于雙極工藝的柵驅動電路[5-7]。文獻[5]采用級聯(lián)達林頓結構驅動功率管，但并沒有內置死區(qū)時間控制電路，可靠性不高；文獻[6]采用雙極互補金屬氧化物半導體（BiCMOS）工藝，工藝復雜、成本較高；文獻[7]采用甲乙類推挽輸出驅動結構，在過零翻轉點附近存在明顯的交越失真，驅動器整體性能不夠理想。

為了解決CMOS工藝功率驅動電路驅動能力弱、可靠性不高的問題，本文提出了一種基于雙極工藝的功率MOSFET驅動電路，大幅提升了功率驅動電路的驅動效率，并保證了優(yōu)良的電路可靠性。

2 雙極工藝功率柵驅動電路設計

本文提出的基于雙極工藝的功率柵驅動電路結構如圖1所示。本電路主要由2部分構成：死區(qū)時間控制電路和功率驅動電路。死區(qū)時間控制電路采用低壓電源（5 V）供電，以降低該模塊的功耗；功率驅動電路可以在更寬的電源電壓條件下（5～35 V）工作，使得柵驅動輸出信號可以匹配更多的功率器件。電源電壓VDD=5 V，VIN為功率驅動電路電源電壓，VOUT為功率驅動電路的輸出電壓，CL為負載電容。

圖1 本文提出的雙極工藝功率柵驅動電路

2.1 死區(qū)時間控制電路設計

死區(qū)時間控制電路設計的目的是防止功率驅動電路中的驅動管BN4和BN2同時導通。因為一旦出現(xiàn)這種情況，電源會直接接地形成短路，使得BN4和BN2因為流過大電流而燒毀失效。

在本文提出的死區(qū)時間控制電路中，主通路為BN8、R8、R9與BN6、R3、R4構成的級聯(lián)傳輸鏈路，兩者級聯(lián)后形成達林頓級聯(lián)驅動結構，以便高速控制功率驅動電路；死區(qū)時間控制電路的核心部分由R5、BN7、R6、C1、R7、BN5構成；二極管D3、D4用于設定BN7基極的偏置電壓。

2.2 功率驅動電路設計

功率驅動電路將直接驅動功率MOSFET器件，其驅動能力對于驅動器性能尤為關鍵。本文提出的功率驅動電路高/低側核心驅動器件BN3、BN4、BN1、BN2均為高電流增益NPN型三極管。為了實現(xiàn)更強的驅動能力，BN3、R2、BN4與BN1、R1、BN2均為達林頓結構，電流增益為兩級電流增益之積，驅動效率大幅提高。電流源IB1用于給高側驅動電路提供基極偏置電流，同時還作為低側驅動電路第1極的有源負載。高/低側驅動電路版圖采用對稱式結構布局，保證高/低側電路驅動電流能力足夠的匹配度。

2.3 全電路工作原理

INPUT上升沿：BN8、R8、R9構成的射隨器通過R7連接到BN5基極，將BN5基極電位迅速配置成高電平，此時BN5類似一個開關，迅速將BN2基極拉至低電位，使得低側驅動管可以快速關斷。在低側驅動管關閉之后，BN6、R3、R4構成的共射極放大電路會將BN1的基極電位拉低，BN3、BN4由電流源IB1驅動，使電路輸出高電平。BN5的基極信號只經(jīng)過BN8、R8、R9一級延遲，BN1的基極信號需要經(jīng)過BN8、R8、R9與BN6、R3、R4兩級延遲，這就保證了低側驅動管先關斷再開啟高側驅動管，防止了高/低側驅動管同時導通。

電阻R5、電容C1構成一個自舉電路。在INPUT上升沿到來之前，R5與C1上極板相連節(jié)點的電位為低電平；在INPUT上升沿到來后，BN7基極電位由于BN8和R9構成的共射級放大器作用被迅速置為低電平，R5與C1上極板相連節(jié)點被上拉至VDD，電容兩側電壓不能突變，C1下極板與R7相連節(jié)點電壓也會抬升且產生與C1上極板等同的感應電荷，并注入BN5基極，因此可以在開關瞬間增加BN5基極輸入電流，加速BN5的開啟，進一步加快低側功率管關斷的速度[5]。

INPUT下降沿：在這種狀態(tài)下，BN7基極被配置成高電平，BN7射極串聯(lián)電阻R6構成射極負反饋，降低了BN7和R5構成的共射級放大器增益，這將延長BN5基極電位翻轉為低電平的時間。在這段時間內，BN1作為開關并開啟，BN5構成一個電流漏，分別對高側驅動管BN3和BN4的基極放電，迅速關斷高側驅動管。高側驅動管關斷的同時，BN5作為BN1的射極負載，減少流入BN2基極的電流，推遲低側驅動管開啟的時間。待高側驅動管完全關斷后，BN5基極電位才逐步變?yōu)榈碗娖剑蛡闰寗与娐烽_始正常工作。通過這種時序設置可有效避免高/低側驅動管同時導通，并提高驅動速度。

2.4 關鍵參數(shù)設計

電路的關鍵指標為傳輸延遲時間，傳輸速度由電路的時間常數(shù)決定。不考慮死區(qū)時間對傳輸延遲時間的影響，電路主通路由4級電路構成：第1級由R9、BN8、R8構成；第2級由R4、BN6、R3構成；第3級由IB1、BN1、BN5構成；第4級由BN3、BN4、BN2構成。

單級的傳輸函數(shù)Ai(s)可以近似表示為：

式中Ao-i為第i級的直流增益，wp-i為第i級的-3 dB頻率，s是復頻域中的變量。單級的單位增益頻率wti為：

式中gmi為每一級的輸入跨導，Csi為每一級節(jié)點的寄生電容。所以：

wp-i約為單級單位增益頻率的1/2與該級直流增益的商?？紤]4級級聯(lián)，總的傳輸函數(shù)Atotal(s)為：

因此，可以得到總時間常數(shù)τtotal為：

由此可見，本電路的傳輸延遲近似等于單級的時間常數(shù)之和，而每1級的時間常數(shù)正比于該級的直流增益、節(jié)點寄生電容，反比于輸入跨導。本電路中第2級、第3級為共射級放大器結構，具有較大的直流增益，對總傳輸延遲的貢獻很大；第1級與第4級直流增益較小，對總傳輸延遲時間影響很小。因此，降低傳輸延遲時間需重點設計第2級與第3級。

進一步推導可得：

式中gm2、gm3分別為第2級、第3級的輸入跨導，Ro2、Ro3分別為第2級、第3級的輸出電阻，Cs2、Cs3分別為第2級、第3級的輸出節(jié)點電容，RIB1為電流源負載的等效電阻，gmBN1、RBN1分別為三極管BN1的輸入跨導和集電極-發(fā)射極電阻，RBN5為三極管BN5的集電極-發(fā)射極電阻，R4為R4的阻值，Ro2≈R4，Ro3=RIB1//（gmBN1RBN1RBN5）。IB1采用PNP器件構成的電流漏實現(xiàn)，RIB1為PNP管集電極-發(fā)射極電阻阻值，遠大于第2級輸出電阻R4，所以第3級的時間常數(shù)對整體傳輸延遲時間影響最大。

在實際電路設計過程中，還需考慮傳輸函數(shù)二階效應等非理想效應的影響，因此在數(shù)學推導的基礎上，需要利用仿真器不斷迭代，最終得到電路所要求的傳輸延遲時間值。

3 仿真驗證

本文提出的功率驅動電路傳輸延遲特性仿真曲線如圖2所示。在VDD=5 V、VIN=20 V、CL=2.2 nF、溫度為-55～125℃時，VOUT上升延遲時間不超過25 ns，VOUT下降延遲時間不超過32 ns。

圖2 傳輸延遲時間仿真波形

本電路的上升、下降建立時間仿真波形如圖3所示，在VDD=5 V、VIN=20 V、CL=2.2 nF、溫度為-55～125℃時，VOUT上升、下降建立時間均不超過12 ns。

在輸出低電平和輸出高電平條件下，本電路高/低側驅動管的死區(qū)時間仿真波形如圖4所示，圖中VBE，BN4和VBE，BN2分別是三極管BN4和BN2的基極電壓。在VDD=5 V、VIN=20 V、CL=2.2 nF的條件下，電路在-55～125℃范圍內都有充足的死區(qū)時間冗余，避免了電路工作時出現(xiàn)高/低側驅動管同時導通的情況，既提高了電路工作的可靠性，也降低了電路的工作電流。本電路實際工作時電流不超過45 mA。

圖3 建立時間仿真波形

圖4 死區(qū)時間仿真波形

仿真結果證明所設計的電路性能優(yōu)良，能夠滿足高速柵驅動電路的需要。電路版圖如圖5所示。

圖5 高速柵驅動電路版圖

本電路與同類型功率柵驅動電路的主要指標對比如表1所示。本文提出的柵驅動電路的輸入電壓范圍與同類產品UC1705基本相當。IR2110雖然高側輸入電壓范圍更寬，但是需要外部自舉電容才能正常工作，且高/低側驅動電路輸入電源不同，增加了片外應用方案的復雜性。在柵驅動電路核心的傳輸延遲時間與建立時間方面，本電路明顯優(yōu)于同類電路。

表1 不同柵驅動電路主要指標對比

4 結論

針對大功率MOSFET柵極驅動電路實際需求，為提高柵驅動電路的速度和穩(wěn)健性，本文提出了一種基于雙極工藝的新型高速柵驅動電路。該柵驅動電路工作電壓范圍為5～35 V，在-55～125℃的溫度范圍內，傳輸延遲時間控制在32 ns以內，上升、下降建立時間控制在12 ns以內。