(杭州電子科技大學(xué)電子信息學(xué)院，浙江 杭州310018)

0 引 言

鎖相環(huán)(Phase Lock Loop，PLL)具有數(shù)據(jù)時鐘恢復(fù)、消除時鐘抖動、頻率合成等多種用途[1]。自從1965年P(guān)LL 集成電路問世以來，PLL 設(shè)計技術(shù)越來越成熟，從分立器件到集成電路，從雙極型工藝到CMOS技術(shù)[2]。當(dāng)今PLL的研究特點(diǎn)集中在低相位噪聲、低雜散、高集成度、低電壓、低功耗等。在具體設(shè)計時，上述這些因素需要相互折衷，以滿足特定的應(yīng)用要求[3]。本文基于CMOS工藝，采用自頂向下的設(shè)計方法設(shè)計了一款用于頻率綜合的鎖相環(huán)，其輸出頻率范圍18.15 23 GHz，相位噪聲-90 dBc/Hz，鎖定時間小于5 μs。

1 鎖相環(huán)模型和穩(wěn)定性分析

為了能夠?qū)I(yè)地描述PLL系統(tǒng)，引入PLL的類型和階數(shù)。PLL的階數(shù)是由其傳輸函數(shù)原點(diǎn)處的極點(diǎn)數(shù)和總極點(diǎn)數(shù)決定的。源于整個PLL系統(tǒng)的特點(diǎn)，PLL系統(tǒng)至少是一階系統(tǒng)，也就是Ⅰ型鎖相環(huán)，這是因?yàn)閂CO的傳遞函數(shù)在原點(diǎn)處有一個極點(diǎn)。為了能夠跟蹤頻率變化，在PLL 環(huán)路傳遞函數(shù)原點(diǎn)處引入第二個極點(diǎn)，以便能夠?qū)⒎答伝貋硇盘柡洼斎雲(yún)⒖夹盘柕南辔徊钪脼榱?。同時，這個零點(diǎn)是通過在電路中加入電容C1形成的，整個系統(tǒng)則是一個二階系統(tǒng)，這就是Ⅱ型的鎖相環(huán)。在原點(diǎn)處兩個極點(diǎn)的存在會引起系統(tǒng)穩(wěn)定性問題，通過在電路中通過電阻R1、電容C1串聯(lián)引入一個零點(diǎn)來實(shí)現(xiàn)系統(tǒng)穩(wěn)定。引入第二個電容C2用來平坦化VCO的控制電壓，這個極點(diǎn)的引入使得PLL系統(tǒng)為Ⅱ型的三階鎖相環(huán)。還可以繼續(xù)引入極點(diǎn)以形成更高階的PLL，但是一般很少采用，因?yàn)榄h(huán)路穩(wěn)定性問題是一個較大麻煩。S 域簡化的PLL系統(tǒng)框圖如圖1所示，PFD和電荷泵合并到一起，其傳遞系數(shù)為KPFD=ICP/2 。

圖1 鎖相環(huán)模型線性模型框圖

二階濾波器的阻抗為ZLPF，VCO的增益為KVCO，分頻器的分頻系數(shù)為P、N。整個PLL系統(tǒng)的開環(huán)傳遞函數(shù)為:

相位裕度和環(huán)路帶寬是PLL 設(shè)計中需要考慮的兩個最主要參數(shù)，相位裕度越小，鎖定速度快;相位裕度越大，幅頻特性沒有峰值。實(shí)際工程中，相位裕度選擇范圍為40° 50°[4]。

2 鎖相環(huán)相位噪聲分析

相位噪聲是PLL系統(tǒng)最重要的考慮因素之一，直接影響信號的調(diào)制、解調(diào)，并且通過相應(yīng)的混頻會降低信噪比[5]。PLL的噪聲分為兩大類，第一類是輸入?yún)⒖荚肼曉?，包括PFD、LPF、divider和參考信號噪聲;第二類是輸出參考噪聲源，主要來源于VCO的相位噪聲。這兩種類型的相位噪聲的輸出傳遞函數(shù)可以分別表示為[6]:

式(2)具有低通性，即輸入?yún)⒖枷辔辉肼曉诘皖l情況下會傳輸?shù)捷敵龆?式(3)具有高通性，即VCO的相位噪聲在環(huán)路帶寬內(nèi)會得到很好的抑制。因此，在帶內(nèi)，PLL系統(tǒng)的相位噪聲主要來自輸入?yún)⒖夹盘?、PFD、LPF以及dividers;在帶外，PLL的相位噪聲基本上等于VCO的相位噪聲。

3 PLL系統(tǒng)級設(shè)計與仿真

Agilent 公司的ADS 軟件集成有大量的設(shè)計與仿真工具，這些工具是進(jìn)行PLL 設(shè)計與仿真較好的選擇。ADS平臺搭建的PLL 設(shè)計與仿真環(huán)境如圖2所示，通過系統(tǒng)級設(shè)計與仿真初步確定各個模塊的電參數(shù)指標(biāo)和模塊之間連接要求。

圖2 基于ADS的鎖相環(huán)系統(tǒng)級電路設(shè)計與仿真

鎖相環(huán)的環(huán)路帶寬和相位裕度等系統(tǒng)參數(shù)對于整個系統(tǒng)的穩(wěn)定性和輸出噪聲影響非常顯著，具體設(shè)計過程中這些參數(shù)的設(shè)計確定要綜合考慮。環(huán)路帶寬為100 kHz的PLL 瞬態(tài)響應(yīng)和相位噪聲仿真結(jié)果如圖3所示，圖3(a)中，PLL系統(tǒng)瞬態(tài)響應(yīng)在20 μs 后能夠?qū)崿F(xiàn)系統(tǒng)穩(wěn)定，即鎖定;圖3(b)中，系統(tǒng)最終相位噪聲包括各個模塊對系統(tǒng)的貢獻(xiàn)，優(yōu)化系統(tǒng)的相位噪聲性能時需要綜合考慮各模塊相位噪聲。

圖3 100 kHz的鎖相環(huán)電路的瞬態(tài)仿真和相位噪聲曲線

4 PLL 電路設(shè)計

鑒相器通過比較輸入信號與反饋信號的相位差，輸出一個正比于該相位差的信號。鑒頻鑒相器電路結(jié)構(gòu)如圖4所示，為了消除死區(qū)效應(yīng)，在與門和復(fù)位路徑間添加了延時單元電路。電荷泵電路如圖5所示，在電荷泵電路實(shí)現(xiàn)過程中，采用大尺寸晶體管作為電流源以減小晶體管的閾值電壓失配和溝道長度調(diào)制效應(yīng)，同時引入反饋來改善電流源電流的匹配性能。

圖4 帶有延遲單元的PFD 電路圖

圖5 電荷泵電路

設(shè)計VCO時，主要考慮的參數(shù)還有功耗、調(diào)諧范圍、增益、相位噪聲等。VCO 電路采用PMOS 管作為VCO的尾電流源管，如圖6所示。圖6中的LC 諧振網(wǎng)絡(luò)根據(jù)所需要的頻率調(diào)諧范圍和調(diào)諧增益來設(shè)計的。分頻器電路如圖7所示。為了滿足高頻電路的高速、大帶寬和低功耗要求，采用電流模邏輯(Current-Mode-Logic，CML)。低頻的分頻器采用的是基于雙模預(yù)分頻器和計數(shù)器的程控分頻器。

圖6 VCO 電路

圖7 分頻器電路

cadence平臺搭建的PLL 電路瞬態(tài)仿真結(jié)果如圖8所示，圖8(a)中，PLL 在4 μs 左右能夠鎖定。圖8(b)、(c)是VCO的輸出波形和頻率調(diào)諧曲線，它的輸出信號的頻率范圍為18.15 23.43 GHz，輸出振幅約為570 mV。

圖8 PLL 瞬態(tài)仿真

5 結(jié)束語

本文基于鎖相環(huán)理論闡述了鎖相環(huán)工作原理、設(shè)計方法、優(yōu)化方法等，詳細(xì)地分析環(huán)路穩(wěn)定性原理和相位噪聲性能。并且，從鎖相環(huán)路穩(wěn)定性和相位噪聲入手，設(shè)計了一個用于頻率綜合器件的鎖相環(huán)系統(tǒng)，最終基于CMOS工藝給出了具體電路設(shè)計并仿真。電路性能滿足設(shè)計要求，下一步計劃進(jìn)行l(wèi)ayout設(shè)計和流片測試。

[1]Behzad Razavi.陳貴燦，程軍，張瑞智，等譯.模擬CMOS 集成電路設(shè)計[M].西安:西安交通大學(xué)出版社，2002:432-472.

[2]Kosunen M，Vankka J.A CMOS quadrature baseband frequency synthesizer modulator[J].Analog Integrated Circuits and Signal Processing，1999，18(8):55-67.

[3]Floyd B A.A 16-18.8 GHz sub-integer-N frequency synthesizer for 60 GHz transceivers[J].IEEE journal of Solid-State Circuits，2008，43(5):1 030-1 037.

[4]池保勇，余志平，石秉學(xué).CMOS 射頻集成電路分析與設(shè)計[M].北京:清華大學(xué)出版社，2006:500-505.

[5]Hegazi E，Sjoland H，Abid A A.A Filtering Technique to Lower LC Oscillator Phase Noise[J].IEEE Journal of Solid State Circuits，2001，36(12):1 921-1 930.

[6]Rogers John，Plett Calvin.Integrated Circuit Design for High-Speed Frequency Synthesis[M].London:Artech House Publishers，2006:43-83.